Xilinx推出 ISE 12软件设计套件，实现了具有更高设计生产力的功耗和成本的突破性优化。ISE 设计套件首次利用“智能”时钟门控技术，将动态功耗降低多达 30%。此外，该新型套件还提供了基于时序的高级设计保存功能、为即插即用设计提供符合 AMBA 4 AXI4 规范的IP支持，同时具备第四代部分重配置功能的直观设计流程，可降低多种高性能应用的系统成本。
在为所有 Xilinx® Virtex®-6 和 Spartan®-6 FPGA 产品系列提供全面生产支持的同时，ISE 12 版本作为业界唯一一款领域专用设计套件，不断发展和演进，可以为逻辑、数字信号处理 (DSP)、嵌入式处理以及系统级设计提供互操作性设计流程和工具配置。此外，赛灵思还在ISE 12套件中采用了大量软件基础架构，并改进了设计方法，从而不仅可缩短运行时间，提高系统集成度，而且还能在最新一代器件产品系列和目标设计平台上扩展 IP 互操作性。
智能自动化实现功率优化
ISE 12设计套件推出了FPGA 业界首款带自动化分析与精细粒度（逻辑切片）优化功能的智能时钟门控技术。该功能专为减少转换次数而开发，而转换次数正是降低数字设计动态功耗的主要因素。上述技术的工作原理是，利用一系列独特的算法来分析设计方案，以检测每个 FPGA 逻辑切片中转换时不改变下游逻辑和互联的顺序元件（即“转换”）。该软件生成的时钟启用逻辑会自动关闭逻辑切片级不必要的活动，避免关闭整个时钟网络，这样可以节省大量的功耗。
生产力更高，性能更强
ISE 12 设计套件的高级设计保存功能使设计人员能够通过可重复使用的时序结果快速实现设计时序收敛。设计人员不仅能将设计方案进行分区，集中精力满足关键模块所需的时序功能，而且还可在进行其他部分的设计工作时将这些模块锁定，以保存其布局布线。为推出即插即用型 FPGA 设计，赛灵思正对开放式 ABMA 4 AXI4 互联协议上的 IP 接口进行标准化，这既简化了赛灵思及第三方供应商提供的 IP集成工作，同时最大限度地提高了系统性能。为了高效映射于 FPGA 架构，赛灵思还与 ARM 公司共同定义了AXI4、AXI4-Lite 和 AXI4-Stream 规范。
部分重配置降低成本
部分重配置技术能在不中断其它逻辑工作的情况下下载部分 bit 文件，从而动态修改FPGA 逻辑块。ISE 设计套件 12采用直观接口，以及与用户熟悉的标准 ISE 设计流程紧密结合的简化设计方法，从而使部分重配置技术能够轻松运用于赛灵思 FPGA 器件中。ISE 部分重配置流程现在使用同样的业经验证的赛灵思工具和方法，满足时序收敛、设计管理与平面规划以及设计保存的需求。
由于支持第四代“即时”部分重配置技术，设计人员能在尽可能小型化的器件中集成多种高级应用，从而大幅降低系统成本与功耗。新一代有线光学传输网络 (OTN) 解决方案的开发人员实施一个 40G 多端口复用转换器接口，相对于不支持部分重配置的器件而言所需的资源减少了三分之一。包括软件无线电在内的众多其它应用也受益于赛灵思 FPGA 按需重配置功能所提供的更高灵活性优势。
立即启动设计工作
ISE 设计套件12创新技术将分阶段推出，其中面向 Virtex-6 FPGA 设计的智能时钟门控技术现已随12.1版本推出；面向 Virtex-6 FPGA 设计的部分重配置技术将随 12.2 版本推出；而 AXI4 IP 支持将随 12.3 版本推出。ISE 12 套件可与 Aldec、Cadence Design Systems、Mentor Graphics 以及 Synopsys等 公司推出的最新仿真和综合软件协同工作。
此外，相对于前版而言，通过改进嵌入式设计技术，12.1 版软件的逻辑综合平均速度提升 2 倍，大型设计实施运行时间缩短 1.3 倍。12.1 版本软件还为 Virtex-6 FPGA 多模无线电目标设计平台、Spartan-6 FPGA 工业自动化与工业影像目标设计平台以及 Virtex-6 HXT FPGA 100G OTN 和包处理目标设计平台（今年晚些时候推出）提供了扩展的并经生产验证的 IP。
定价与供货情况
ISE 12.1设计套件可立即提供各种 ISE 版本，逻辑版本的起始价格为 2,995 美元。客户可从赛灵思网站免费下载全功能 30 天评估版本。
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