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特征
•基于2:6 PLL的高性能时钟合成器/乘法器/分频器
•用户可编程PLL频率
•通过SMBus数据接口轻松进行在线编程
•宽PLL分频比允许0-PPM输出时钟误差
•接受单端CMOS时钟输入或LVA差分输入
•可接收8 MHz至54 MHz的晶体频率
•支持高达200 MHz的LVCMOS或差分输入频率
•两个可编程控制输入[S0/S1]，用于用户定义的控制信号
•六个LVCMOS输出，输出频率高达300 MHz
•LVCMOS输出可编程为互补信号
•通过可编程输出开关矩阵[6x6]自由选择输出频率，包括每个输出的7位后分频器
•集成PLL环路滤波器组件
•低周期抖动（典型60 ps）
•采用扩频时钟（SSC）降低系统EMI
•用于降低系统EMI的可编程输出转换速率控制（SRC）
•3.3V设备电源
•工业温度范围–40°C至85°C
•易于PLL设计和编程的开发和编程工具（TI Pro时钟™)
•采用20针TSSOP包装
•工厂可编程定制默认设置。更多详情请联系TI销售部。
应用
•无线基站
•网卡
•数据通信/电信
终端分配
说明
CDC706是目前最小且功能强大的PLL合成器/倍增器/分频器之一。尽管外形小巧，CDC706非常灵活。它能够从给定的输入频率产生几乎独立的输出频率。
输入频率可由LVCMOS、差分输入时钟或单晶导出。可通过SMBus数据接口控制器选择适当的输入波形。
为了实现独立的输出频率，每个PLL的参考分频器M和反馈分频器N可以设置为M分频器的1到511以及N分频器的1到4095的值。PLL-VCO（压控振荡器）频率比被路由到自由可编程输出开关矩阵的六个输出中的任何一个。开关矩阵包括额外的7位后除法器（1到127）和每个输出的逆变逻辑。
深M/N分频比允许从任何参考输入频率（例如，27兆赫）产生零ppm时钟。
CDC706包括三个pll，其中一个支持SSC（扩频时钟）。PLL1、PLL2和PLL3的设计频率高达300 MHz，并针对具有宽分频因子的零ppm应用进行了优化。
PLL2还支持中心扩频和下行扩频时钟（SSC）。这是减少电磁干扰的常用技术。此外，旋转速率可控（SRC）输出边最小化了EMI噪声。
根据锁相环频率和分频器设置，内部环路滤波器元件将自动调整，以实现锁相环的高稳定性和最佳抖动传输特性。
该设备提供定制应用程序。它使用出厂默认配置进行了预编程（参见图13），并且可以通过串行SMBus接口将其重新编程为不同的应用程序配置。
两个自由可编程输入，S0和S1，可用于控制每个应用最苛刻的逻辑控制设置（输出禁用到低，输出3态，断电，PLL旁路等）。
CDC706有三个电源引脚，VCC、VCCOUT1和VCCOUT2。VCC是设备的电源。它的工作电压为3.3伏。VCCOUT1和VCCOUT2是输出的电源引脚。VCCOUT1为输出Y0和Y1供电，VCOUT2为输出Y2、Y3、Y4和Y5供电。两个输出电源可以是2.3伏到3.6伏。当输出电压低于3.3伏时，输出电流驱动受到限制。
CDC706的特点是在-40°C到85°C的温度下工作。
功能框图
输出开关矩阵
参数测量信息
典型特征
申请信息
SMBus数据接口
为了提高时钟合成器的灵活性和功能，提供了一个双信号串行接口。它遵循SMBus规范版本2.0，它基于I2C的操作原理。
通过SMBus，可以单独启用或禁用各种设备功能，例如单个时钟输出缓冲区。与SMBus数据接口相关联的寄存器在通电时初始化为其默认设置；因此，使用此接口是可选的。时钟设备寄存器的更改通常在系统初始化时进行，如果需要的话。
数据协议
时钟驱动程序串行协议接受控制器的字节写入、字节读取、块写入和块读取操作。
对于块写/读操作，字节必须按从最低字节到最高字节（最高有效位在前）的顺序访问，并能在传输完任何完整字节后停止。对于字节写入和字节读取操作，系统控制器可以访问单独寻址的字节。
一旦一个字节被发送出去，它就被写入内部寄存器，并在ACK位的上升沿立即生效。这适用于每个传输的字节，与这是字节写入还是块写入序列无关。
索引字节的偏移量在命令代码中编码，如表1所述。
图9和图10概述了块写入和块读取协议，而图7和图8概述了相应的字节写入和字节读取协议。
从接收器地址（7位）
字节写入编程序列
字节读取编程序列
块写入编程序列（1）
块读编程序列
SMBus硬件接口
下图显示了CDC706时钟合成器如何连接到SMBU。注意，通过上拉电阻器（Rp）的电流必须满足SMBus规格（最小100μA，最大350μA）。如果CDC706未连接到SMBus，SDATA和SCLK输入必须与10 kΩ电阻器连接到VCC，以避免浮动输入条件。
默认设备设置
CDC706预先编程为出厂默认配置，如下所示。这将使设备处于工作模式，而无需先对其进行编程。默认设置在通电后或断电/上电顺序后出现，直到用户将其重新编程为不同的应用程序配置。通过串行SMBUS接口编程新的寄存器设置。
可根据客户要求编程不同的默认设置。有关更多信息，请联系德州仪器销售或营销代表。
输出频率可计算为：
功能描述
时钟输入（时钟输入0和时钟输入1）
CDC706具有两个时钟输入，可用作：
•晶体振荡器输入（默认设置）
•两个独立的单端LVCMOS输入端
•差分信号输入
专用时钟输入可由字节11的输入信号源位[7:6]选择。
晶体振荡器输入
晶体模式的输入频率范围为8mhz～54mhz。CDC706使用皮尔斯型振荡器电路，其中包含用于反相放大器的反馈电阻。然而，用户必须添加外部电容器CX0，CX1）以匹配晶体的输入负载电容器（参见图14）。可以计算所需值：
其中CL是为晶体单元指定的晶体负载电容器，CICB是设备的输入电容，包括板电容（PCB的杂散电容）。
例如，对于CL为9 pF、CICB为4 pF的27 MHz基本晶体，
重要的是要使用从设备到晶体单元的短PCB轨迹，以保持振荡器回路的杂散电容最小。
为了保证振荡的稳定，必须施加一定的驱动功率。CDC706具有自适应增益控制的输入振荡器，用户无需手动编程增益。驱动电平是振荡晶体单元消耗的功率，通常以谐振器消耗的功率（等效串联电阻（ESR））来表示。图15给出了结果驱动电平与晶体频率和ESR的关系。
例如，如果使用ESR为50Ω的27 MHz晶体，2 x CL为18 pF，则驱动功率为21μW。应将驱动电平保持在最小值，以避免过度驱动晶体。在振荡器规范中，为每种类型的晶体规定了最大功耗，即，对于上述示例，为100μW。
单端LVCMOS时钟输入
当选择LVCMOS时钟模式时，CLK iu IN0和CLK_IN1作为常规时钟输入引脚，可以驱动到200兆赫。两个时钟输入电路在设计上是相等的，可以相互独立使用（见图16）。内部时钟选择位字节10位[4]选择两个输入时钟中的一个。CLK_IN0是默认选择。也可以选择将外部控制引脚S0/CLK_SEL编程为时钟选择引脚，字节10，位[1:0]。
两个时钟输入可用于冗余切换，即在主时钟和次时钟之间切换。注：时钟输入之间的相位差可能需要PLL校正。此外，在主从时钟之间的频率不同的情况下，锁相环必须重新锁定到新的频率。
A、 CLK_SEL是可选的，可以通过SMBUS设置进行配置。
差分时钟输入
CDC706也支持差分信号。在这种模式下，CLK_IN0和CLK_IN1引脚用作差分信号输入，可以驱动到200兆赫。
在200 mV至VCC–0.6的差分共模输入电压范围内，差分输入电压的最小幅值为100 mV。如果应用了LVDS或LVPECL信号电平，建议使用交流耦合和偏置结构来调整不同的物理层（见图17）。电容器去除信号的直流分量（共模电压），而交流分量（电压摆幅）则被传递。电阻上拉和/或下拉网络表示用于在交流耦合电容器的接收器侧设置共模电压的偏置结构。直流耦合也是可能的。
PLL配置和设置
CDC706包括三个功能和性能相同的锁相环。除了PLL2，它还支持扩频时钟（SSC）生成。图18显示了锁相环的框图。
所有三个锁相环都是为最简单的配置而设计的。用户只需分别定义输入和输出频率或分频器（M，N，P）设置即可。所有其他参数，如电荷泵电流、滤波器元件、相位裕度或环路带宽都由设备自己控制和设置。这保证了优化的抖动衰减和环路稳定性。
PLL支持正常速度模式（80MHz≤fVCO≤200MHz）和高速模式（180MHz≤fVCO≤300MHz），可由PLLxFVCO选择（字节6的位[7:5]）。各自的速度选项确保稳定的运行和最低的抖动。
分频器M和分频器N在内部作为fVCO的分频器工作，最高可达250 MHz。这允许分频比为零ppm输出时钟误差。
如果fVCO>250 MHz，建议仅使用N/M的整数因子。
为了获得最佳的抖动性能，请使分频器M尽可能小。此外，分数除法器概念要求PLL除法器配置，M≤N（或N/M≥1）。
此外，每个PLL支持两个旁路选项：
•PLL旁路和
•VCO旁路
在PLL旁路模式下，PLL完全被旁路，因此输入时钟直接切换到输出开关A（字节9至12的SWAPxx）。在VCO旁路模式下，通过将PLLxMUX设置为1（字节3的位[7:5]），只有相应PLL的VCO被旁路。但是除法器M仍然可用，并且将输出除法器扩展了额外的9位。这样就得到了一个M x P=511 x 127=64897的总分频器范围。在VCO旁路模式下，相应的PLL块断电并使电流消耗最小化。
（1）、计算中包括输出开关矩阵的P除法器。
（2）、fVCO≤250 MHz的分数运算。
（3）、fVCO>250 MHz的整数运算。
降低扩频和时钟干扰
除了基本的锁相环功能外，PLL2还支持扩频时钟（SSC）。因此，pll2具有两个输出，SSC输出和非SSC输出。两个输出可以并行使用。中心扩展SSC调制信号的平均相位等于非调制输入频率的相位。SSC由输出开关A（字节9至12的SWAPxx）选择。
SSC也是可旁路的（字节25，位[6:4]），它关闭SSC输出并将其设置为逻辑低状态。PLL2的非SSC输出不受此模式影响，仍可使用。
在高速应用中，SSC是降低电磁干扰（EMI）噪声的有效方法。它通过调制频率来降低时钟信号的射频能量峰值，并将信号的能量扩展到更宽的频率范围。因为时钟信号的能量保持不变，所以使泛音变宽的频率必然会降低泛音的振幅。图19显示了SSC对DSP 54 MHz时钟信号的影响。
调制时钟的峰值幅度比未调制的载波频率低11.3db，以减少下扩和辐射的电磁能量。
在SSC模式下，用户可以选择SSC调制量和SSC调制频率。调制量是基于载波的频率偏差（最小/最大频率），而调制频率决定频率变化的速度。在SSC模式下，最大VCO频率限制为167 MHz。
SSC调制量
CDC706支持中心扩频和下扩调制。在中心扩展中，时钟围绕载波频率对称移动，可以是±0.1%、±0.25%和±0.4%。在下扩时，时钟频率总是低于载波频率，可以是1%、1.5%、2%和3%。如果系统不能容忍高于标称频率的工作频率（过时钟问题），则首选下行扩展。
例子：
（1）、54兆赫载波0.5%的下扩相当于中心扩展±0.25%时的59.865兆赫。
SSC调制频率
调制频率（扫描速率）可在30 kHz和60 kHz之间选择。它还基于SSC调制频率选择中所示的VCO频率。如图20所示，阻尼随着调制频率的增加而增加。它可能受到下游锁相环跟踪偏差的限制。CDC706使用三角形调制配置文件，这是SSC的常用配置文件之一。
进一步降低电磁干扰
最佳阻尼是调制量、调制频率和所考虑的谐波的组合。请注意，由于频率偏差较大，高次谐波频率会导致更强的EMI降低。
如图21和图22所示，较慢的输出转换率和/或更小的输出信号幅度有助于更大程度地降低EMI发射。这两种措施都降低了时钟谐波的射频能量。CDC706允许在0.6ns到3.3ns（字节19-24，位[5:4]）之间分四步进行转换率控制。输出振幅由两个独立的输出电源电压引脚VCCOUT1和VCCOUT2设置，范围从2.3伏到3.6伏不等。即使是低至1.8伏的输出电源电压也能工作，但必须考虑最大频率。
多功能控制输入S0和S1
CDC706具有两个用户可定义的输入引脚，可作为外部控制引脚或地址引脚使用。当编程为控制引脚时，它们可以作为时钟选择引脚、启用/禁用引脚或设备断电引脚。如果两个管脚都用作地址位，则最多可以将四个设备连接到同一个SMBus。各功能在字节10；位[3:0]中设置。表4显示了不同输出条件、时钟选择和设备地址的可能设置。
（1）、非逆变输出将被设置为低，逆变输出将被设置为高。
（2）、如果S0为0，则选择CLK_IN0；如果S0为1，则选择CLK_IN1。
如表4所示，不同的输出条件有一个特定的顺序：断电模式覆盖3状态，3状态覆盖低状态，低状态覆盖活动状态。
输出开关矩阵
输出开关矩阵的灵活结构允许用户通过自由选择的后分频器将任何内部时钟信号源切换到六个输出中的任何一个。
如图23所示，CDC706基于两组交换机和六个柱式分配器。开关A包括六个5输入MUX，它们选择四个PLL时钟输出中的一个，或者直接选择输入时钟并将其馈送给7位后分频器（P分频器）中的一个。开关B由6个6输入MUX组成，它接受任何后分频器，并将其馈送给6个输出之一Yx。
开关B被添加到输出开关矩阵中，以确保来自一个P分频器的输出频率100%相位对齐。此外，P-除法器的构建方式是每个除法因子都能自动校正占空比。动态更改除法器值可能会导致输出出现故障。
此外，输出可切换为有源、低或3态和/或180度相移。输出转换率和输出电压也是用户可选择的。
LVCMOS输出配置
CDC706的输出级支持所有常见的输出设置，例如启用、禁用、低状态和信号反转（180度相移）。它还具有转换速率控制（0.6ns到3.3ns）和可变输出电源电压（2.3v到3.6v）。
所有输出设置可通过SMBus进行编程：
•通过外部控制引脚S0和S1启用、禁用、低状态→字节10，位[3:0]
•启用或禁用至低位→字节19至24，位[3]
•反转/非反转→字节19至24，位[6]
•转换速率控制→字节19至24，位[5:4]
•输出摆动→外部引脚VCCOUT1（引脚14）和VCCOUT2（引脚18）
性能数据：输出偏差、抖动、交叉耦合、噪声抑制（杂散抑制）和相位噪声
输出偏差
偏差是时钟分布电路的一个重要参数。它被定义为由同一输入时钟驱动的输出之间的时间差。表5显示了CDC706在整个电源电压、工作温度和输出电压摆动范围内的高-低和低-高转换的输出偏差（tsk（o））。
抖动性能
抖动是基于锁相环的时钟驱动电路的一个主要参数。随着速度的提高和时间预算的减少，这一点变得非常重要。CDC706的锁相环和内部电路设计为最小抖动。峰间周期抖动仅为60ps（典型）。表6给出了表征过程中周期到周期抖动、周期抖动和相位抖动的峰峰值和均方根偏差。
（1）、所有典型值和最大值均为VCC=3.3 V，温度=25°C，Vccout=3.3 V；一个输出为开关，数据采集超过10000个循环。
图26、图27和图28显示了10000个样本的周期到周期抖动、周期抖动和相位抖动之间的关系。抖动随采样窗口变小或变宽而变化。周期间抖动和周期抖动显示测量值，而相位抖动是累积的周期抖动。
周期间抖动（tjit（cc））是相邻周期对的随机样本上相邻周期之间时钟信号周期时间的变化。周期间抖动永远不会大于周期抖动。它也被称为相邻周期抖动。
周期抖动（tjit（per））是时钟信号在一个随机周期样本上相对于理想周期（1/fo）的周期时间偏差。就锁相环而言，周期抖动是最坏情况下，与理想情况下锁相环输出的周期偏差。这也被称为短期抖动。
相位抖动（tjit（相位））是时钟信号的长期变化。它是在随机循环样本中，控制边相对于t（Θ）平均值的累积偏差。在文献中，相位抖动、时间间隔误差（TIE）或漂移被用来描述频率的长期变化。在ITU-T:G.810中，漂移被定义为速率小于10hz的相位变化，而抖动被定义为大于10hz的相位变化。测量间隔必须足够长，以获得有意义的结果。漂移可由温度漂移、老化、电源电压漂移等引起。
抖动取决于锁相环的VCO频率（fVCO）。与较低的fVCO相比，较高的fVCO会产生更好的抖动性能。压控振荡器的频率可以通过锁相环的M和N分频器来定义。
由于CDC706支持相当宽的频率范围，该设备提供了VCO频率选择位，即字节6的位[7:5]。该位定义每个PLL的抖动优化频率范围。用户可以在正常速度模式（80 MHz到200 MHz）和高速模式（180 MHz到300 MHz）之间进行选择。图29显示了fVCO在两个频率范围内的抖动性能。
TI-Pro时钟软件自动计算PLL参数以优化抖动性能。
交叉耦合、杂散抑制和噪声抑制
集成电路中的交叉耦合是通过芯片的几个部分之间的相互作用来实现的，如输出级之间、金属线之间、连接线之间、基板之间等。这种耦合可以是由输出开关、泄漏电流、接地弹跳、电源瞬变等引起的电容、电感和电阻（欧姆）耦合。
CDC706采用BiCMOS工艺技术设计，采用硅锗（SiGe）技术。该工艺具有良好的线性度、低功耗、一流的噪声性能和非常好的片上元件之间的隔离特性。
良好的隔离度是使用BiCMOS工艺的一个主要标准，因为它可以使耦合效应最小化。即使所有三个锁相环都激活并且所有输出都打开，噪声抑制明显高于50分贝。图30和图31显示了CDC706的噪声耦合、杂散抑制和电源噪声抑制的示例。模具各自的测量条件如图30和图31所示。
相位噪声特性
在高速通信系统中，锁相环频率合成器的相位噪声特性备受关注。相位噪声在频域描述时钟信号的稳定性，类似于时域中的抖动规范。
相位噪声是随机和离散噪声引起的宽斜率和假峰值的结果。离散杂散分量可能由信号源中已知的时钟频率、电源线干扰和混频器产品引起。随机噪声涨落引起的展宽是由相位噪声引起的。它可能是有源和无源器件中的热噪声、散粒噪声和/或闪烁噪声的结果。
锁相环频率合成器的一个重要因素是环路带宽（–3db截止频率），大的环路带宽（LBW）会产生快速的瞬态响应，但参考杂散衰减较小。CDC706的LBW约为100khz至250khz，这取决于所选的PLL参数。
对于CDC706，两个相位噪声特性是令人感兴趣的：晶体输入级的相位噪声和内部锁相环（VCO）的相位噪声。图32显示了各自的相位噪声特性。
锁相环锁定时间
有些应用使用频率切换，即在电视应用中改变频率（在频道之间切换）或在计算机中改变PCI-X频率。锁相环在实现新频率上所花费的时间是主要的兴趣。锁定时间是在给定的频率容差内从一个指定频率跳到另一个指定频率所需的时间（参见图33）。它应该很低，因为长的锁定时间会影响系统的数据速率。
PLL锁定时间取决于器件配置，并且可以通过VCO频率来改变，即通过改变M/N分频器的值。表7给出了CDC706的典型锁定时间，图33显示了频率开关的快照。
（1）、是晶体锁定时间（200μs）和PLL锁定时间（100μs）的结果。
电源排序
CDC706包括三个电源引脚VCC、VCCOUT1和VCCOUT2。由于三个电源节点彼此分离，因此没有电源排序要求。因此，可以以任何顺序向三个节点供电。
此外，该部件有一个通电电路，当VCC超过2.1 V（典型值）时，该电路会打开设备；当VCC小于1.7 V（典型值）时，该电路会关闭设备。在断电模式下，所有输出和时钟输入均关闭。
电源电压下降时的设备行为
CDC706有一个通电电路，在VPUC_打开时激活设备功能（典型2.1 V）。同时，ROM信息被加载到寄存器中。此机制确保通电后有一个预定义的默认值，无需在应用程序中重新编程CDC706。
在电源电压下降的情况下，通电电路确保寄存器中始终有一个定义的设置。图34显示了不同幅度的可能电压降。
CDC706通电电路有一个内置的迟滞。如果电压保持在VPUC_OFF以上（通常为1.7 V），寄存器内容保持不变。如果电压降到VPUC U OFF以下，内部寄存器在VPUC U ON再次交叉后由ROM重新加载。VPUC_ON通常为2.1V。表8显示了上述电压下降后ROM和寄存器的内容。
EVM和编程软件
cdc706evm是一个开发工具包，由性能评估模块、TI-Pro时钟软件和用户指南组成。更多信息，请联系德州仪器销售或营销代表。
