CS5012A 、CS5014 、CS5016是16位、14位和12位自校准A/D转换器

元器件信息 2022-11-21 09:41 374 0

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特征

*单片CMOS A/D转换器

–微处理器兼容

–并行和串行输出

–固有跟踪/保持输入

*真12位、14位和16位精度

*转换时间

–CS5016:16.25微秒

–CS5014:14.25微秒

–CS5012A:7.20μs

*线性误差：±0.001%FS

–保证没有丢失代码

*自校准保持精度

–随时间和温度精确变化

*低功耗

–150兆瓦

*低失真

说明

CS5012A/14/16是12位、14位和16位单模拟-数字转换器，转换时间分别为7.2微秒、14.25微秒和16.25微秒。独特的自校准电路确保了良好的线性度和差分非线性，无漏码。偏移和满标度误差保持在1/2 LSB（CS5012A/14）和1 LSB（CS5016）内，无需校准。单极和双极输入范围可数字选择。

与引脚兼容的CS5012A/14/16由DAC、转换和校准微控制器、振荡器、比较器、微处理器兼容的三态I/O和校准电路组成。设备采样结构固有的输入跟踪和保持在使用快速旋转的片内缓冲am plifier进行转换。这允许吞吐量高达100 kSps（CS5012A）、56 kSps（CS5014）和50 kSps（CS5016）。

操作理论

CS5012A/14/16系列采用逐次逼近转换技术。模拟输入与由转换算法控制的D/A转换器。逐次逼近从比较模拟输入和DAC输出开始设置为半刻度（MSB为开，所有其他位为关）。如果发现输入低于半刻度，则将MSB重置为零，并将输入更改为四分之一刻度（下一个MSB打开，其他所有MSB关闭）。如果输入高于半标度，则最高有效位将保持在高位，下一个比较器将处于满标度的四分之三。此过程将继续，直到所有位都执行完毕。

采用一种独特的电荷再分配结构来实现逐次逼近算法。DAC不是传统的电阻网络，而是一组二进制加权电容器。阵列中的所有电容器在比较器的输入端共享一个公共节点。他们的其他终端能够连接到AIN、AGND或VREF（图1）。当设备未校准或转换时，所有电容器与形成Ctot的AIN有关。开关S1关闭，阵列上的电荷Qin跟踪输入信号Vin（图2a）。

当发出转换命令时，开关S1打开，如图2b所示。这个陷阱在capacitor阵列的比较器侧对Qin充电，并在比较器的输入端创建一个浮动节点。此固定电荷上的转换算法运算，忽略模拟输入引脚的信号。实际上，整个DAC电容阵列在转换期间充当模拟存储器，就像采样/保持放大器中的保持电容一样。

这种转换包括将电容器阵列的自由板转换为VREF和AGND，形成电容分压器。由于浮点数处的电荷保持不变，该点的电压取决于与VREF和AGND相连的电容的比例。采用逐次逼近算法求出电容的比例，如图2b所示，当电容与参考电压连接时，将驱动浮动节点（Vfn）处的电压为零。电容的二进制部分代表转换器的数字输出。

这种电荷再分配结构很容易支持双极输入范围。如果一半的电容器阵列（MSB电容器）在跟踪模式下绑定到VREF而不是AIN，则输入范围加倍，并且偏移半刻度。因此，参考电压的大小定义了正满标度和负满标度（-VREF到+VREF），并且数字代码是输入的偏移二进制表示。

校准

CS5012A/14/16能否准确转换，显然取决于其比较器和DAC的精度。CS5012A/14/16利用“自动调零”方案来消除比较器引入的误差。当处于跟踪模式时，所有的偏移量都存储在电容器阵列上，并且在开始转换时有效地从输入信号中减去。

自动调零可在远低于转换率的频率下增强电源抑制。

为了从DAC获得完全的精度，CS5012A/14/16采用了一种新的自校准方案。如图1所示，每个位电容器实际上由几个电容器组成，这些电容器可以被操作来调整总的位权重。片上微控制器调整子阵列以精确地分配比特。调整每个位，使所有低有效位的总和加上一个伪LSB（例如，16C=8C+4C+2C+C+C）保持平衡。阵列的校准分辨率仅为LSB的一小部分，因此具有近乎理想的微分和积分线性。

数字电路连接

CS5012A/14/16可应用于各种主时钟、采样和校准条件，这些条件直接影响设备的转换时间和吞吐量。这些设备还具有片上三态输出缓冲器和一个完整的接口，用于连接8位和16位数字系统。输出数据也有串行格式。

主时钟

CS5012A/14/16通过主时钟（CLKIN）运行，主时钟可由外部提供或内部生成。内部振荡器通过外部连接CLKIN输入低激活。或者，CS5012A/14/16可以通过用TTL或CMOS时钟信号驱动CLKIN管脚来与外部系统同步。

所有校准、转换和吞吐量时间都直接缩放到CLKIN频率。因此，可以使用外部CLKIN信号精确地控制和/或最大化吞吐量。在相比之下，CS5012A/14/16的内部振荡器会因机组和超温而变化。CS5012A/14/16通常可以在室温下用低至10 kHz的CLKIN进行转换。

启动转换

保持管脚上的下降过渡将输入置于保持模式并启动转换循环。转换循环完成后，CS5012A/14/16自动返回轨道模式。与具有独立轨道和保持以及A/D转换器的系统不同，采样时钟可以简单地连接到保持输入（图3a）。这个时钟的占空比不是很关键。它只需要保持低至少一个CLKIN周期加上50 ns，但不超过最小转换时间，或者在采集时间不足的情况下启动额外的转换周期。

微机控制操作

采样和转换可以置于微处理器控制下（图4），只需将设备的解码地址与写入进行选通保持输入选通。因此，对CS5012A/14/16的基址的写循环将启动转换。但是，写入周期必须是奇数地址（A0高），以避免启动软件控制复位（见下文复位）。

校准控制输入、校准和INTRLV是一组透明锁存器的输入。

这些信号由返回高电平的CS内部锁定。当芯片在读或写周期中被选择时，它们必须处于适当的状态。地址行A1和A2如图所示连接到图4中的CAL和INTRLV，并将校准置于微处理器控制下。因此，对CS5012A/14/16的基址的任何读或写循环都将启动或终止-终止校准。或者，A0、INTRLV和CAL可以连接到微处理器数据总线。

转换时间/吞吐量

在完成转换周期并返回到轨道模式时，CS5012A/14/16需要时间来获取模拟输入信号，然后才能启动另一个转换。采集时间指定为六个CLKIN周期加上2.25微秒（仅CS5012A-7版本为1.32微秒）。这会增加转换时间以定义转换器的最大吞吐量。反过来，CS5012A/14/16的转换时间取决于采样、校准和CLKIN条件。

异步采样

CS5012A/14/16内部从时钟开始工作，时钟被延迟并从CLKIN（fCLK/4）中分离。如果采样未与该内部时钟同步，则转换周期可能要到四个时钟周期之后才能开始即使电荷立即被捕获，保持低。在这种异步模式下（图3a），四个时钟周期加上最小的49、57和65个时钟周期（分别用于CS5012A/14/16），以定义最大转换时间（见图5a和表1）。

同步采样

为了获得最大的吞吐量，采样可以通过连接轨道末端（EOT）输出与内部转换时钟同步-保持（图3b）。EOT输出在EOC指示模拟输入已被采集到CS5012A/14/16规定的精度。EOT输出与内部转换时钟同步，因此消除了四时钟周期同步不确定性，从而在CS5012A的[1/64]fCLK处产生吞吐量，CS5014的[1/72]fCLK处产生吞吐量，CS5016的[1/80]fCLK处产生吞吐量，其中fCLK是CLKIN频率（见图5b和表1）。

此外，CS5012A/14/16的内部RC振荡器表现出抖动（通常为其周期的±0.05%），这比晶体振荡器高。如果CS5012A/14/16在其内部振荡器工作时被配置为同步采样，则该抖动将直接影响采样纯度。用户可以获得最佳的采样纯度，同时同步采样使用外部晶体时钟。

重置

通电后，必须重新启动CS5012A/14/16-设置为确保始终如一的启动条件并初始校准设备。由于CS5012A/14/16的低功耗和低温漂移，复位前不需要预热时间来适应任何自热效应。但是，对于CS5012A/14/16，电压参考输入应稳定在其最终值的5%、1%或0.25%以内分别在RST下降之前保证ac-精确校准。稍后，可以随时重置CS5012A/14/16以启动单个完整校准。重置覆盖所有其他功能。如果重置后，CS5012A/14/16将清除并启动新的校准周期中间转换或中间校准。

重置可以在硬件或软件中启动。

重置CS5012A/14/16的最简单方法是将第一个管脚拨高至少100 ns。当RST调高时，所有内部逻辑都将清除。当它返回低位时，开始进行完全校准，CS5012A需要58280个CLKIN周期（6.4 MHz时钟约为9.1 ms），CS5016和CS5014需要1441020个CLKIN周期。（4兆赫CLKIN约360毫秒）。一个简单的上电复位电路可以用一个电阻和电容，以及一个施密特触发器逆变器来防止振荡（见图6）。在微处理器控制下，CS5012A/14/16也可以在软件中复位。每当CS，A0，同时保持低位。参见微处理器接口部分（如下）

消除意外软件的可能性重置。在整个校准操作过程中，EOC输出始终保持高水平，并将在完成后下降。因此，它可用于生成一个中断，指示CS5012A/14/16已准备好运行。校准时，保持输入在EOC下降之前被忽略。EOC下降后，必须允许六个CLKIN循环加上2.25微秒（仅限CS5012A-7版本为1.32微秒）启动保持前的信号采集。微处理器独立操作（CS，RD低；A0高）完成后，CS5014和CS5016的EOC输出不会下降校准周期，但EOT将下降15个CLKIN周期后。

开始校准

所有校准模式都可以用硬件或软件控制。因此，在整个使用寿命内，可在任何时间或温度下保证精度。在通电初始校准后，CS5012A/14/16的电荷再分配设计产生了比电阻技术更好的温度漂移和更优雅的老化，因此通常只需要在通电后校准一次。

第一种校准模式，重置，产生一个完整的校准周期。第二种校准，“突发”校准，允许控制部分校准周期。由于零件内部存在不可预见的情况，非同步终止校准可能会导致次优结果。不应使用突发校准。

重置校准始终工作正常，应使用重置校准代替突发模式。CS5012A/14/16的超低漂移温度意味着，在大多数情况下，只需要在通电时使用复位进行校准。

CS5012A/14/16具有称为“交错”的背景校准模式。交错将单个校准实验附加到每个转换周期，因此无需校准死区时间。CS5012A/14/16在转换之间收集数据，并在完成整个实验序列后调整其传输函数（CS5012A中每2014次转换一个校准周期，CS5014和CS5016中每72051次转换一个校准周期）。这是通过将两个INTRLV 输入和CS低（或硬接线INTRLV低），交织延长CS5012A/14/16的有效转换时间20个CLKIN周期。除了降低吞吐量，交织对用户是完全透明的。交错校准不应间歇使用。

CS5012A/14/16提供多种校准模式并不意味着设备需要经常重新校准。这些装置在大的温度变化下非常稳定。试验表明，在25°C下使用单一重置校准后，大多数设备在暴露于-55至+125°C的温度下的偏移或增益几乎没有变化。数据表明，30 ppm是该温度范围内偏移或增益的典型最坏情况总变化。差分线性基本保持不变。A/D转换器外部的系统错误源，无论是由于温度或要长期老化，一般会主导整个系统的误差。

微处理器接口

CS5012A/14/16具有智能微处理器接口，该接口提供详细的状态信息，并允许对自校准功能进行软件控制。输出数据有8位或16位格式，便于与工业标准微处理器接口。

如果同时选择CS和RD low，则CS5012A/14/16的三态输出缓冲区可以根据A0的状态使用输出数据或状态信息。如图4b所示，地址位可以连接到A0，从而内存映射状态寄存器和输出数据。转换状态可以在软件中轮询通过读取状态寄存器（CS和RD用A0低频闪低）和屏蔽状态位S0-S5和S7（通过逻辑和01000000状态字）来确定S6的值。类似地，软件例程可以使用其他状态位来确定校准状态（见表2）。必须注意不要读取状态当保持低，否则将导致软件重置（请参阅上面的重置）。

或者，转换结束（EOC）输出可用于生成中断或驱动DMA控制器将输出直接转储到每次转换后的内存。当每个转换周期完成且输出数据有效时，EOC引脚下降。它在第一个后续数据读取操作的四个CLKIN周期内或在新转换周期开始后返回高点。

要与16位数据总线接口，CS5012A/14/16的BW输入应保持高电平，所有数据位（分别为CS5012A、CS5014和CS5016的12、14和16）在插脚D4-D15（CS5012A）、D2-D15上并行读取（CS5014）或D0-D15（CS5016）。对于8位总线，转换器的结果必须分两部分读取。在这个例子中，BW应该保持在低位，并且在转换后的第一个读取周期中获得8msb。第二个读取周期将产生剩余的LSB（CS5012A/14/16分别为4、6或8），带有4、2或0个跟踪零。两个字节都出现在管脚D0-D7上。相同数据的上/下字节将继续打开后续读取，直到下一个con 版本完成。状态位S2指示下一次数据读取操作将出现的字节。

CS5012A/14/16在内部缓冲它们的输出数据，以便在设备跟踪或转换下一个样本时可以读取数据。因此，检索转换器的数字输出不需要降低ADC吞吐量。在CS5012A/14/16处于转换不会引入转换错误。建议将CMOS逻辑连接到数字输出。

微处理器独立操作

CS5012A/14/16可独立于智能控制以独立模式运行。在此模式下，CS和RD为低硬接线。这将永久启用3状态输出缓冲区，并允许透明锁存器输入（CAL和INTRLV）处于活动状态。当BW系高、CAL系低、HOLD持续低冲程或系到EOT时，建立自由运行条件。CS5012A/14/16的EOC输出可用于外部锁定输出数据。在CS和RD硬接线低的情况下，每次转换后，EOC将在四个CLKIN周期内选通低电平。在EOC边缘后的100 ns内，数据将不稳定。

串行输出

所有的逐次逼近A/D转换器都是从MSB开始串行地导出数字输出的。CS5012A/14/16在SDATA pin派生后将每个位呈现给四个CLKIN周期，并且可以使用串行时钟输出SCLK锁定。在每一位决策之后，一旦SDATA上的位信息稳定下来，SCLK将下降并返回高位。因此，应使用SCLK输出的上升沿来对来自CS5012A/14/16的数据进行时钟（见图9）。

模拟电路连接

最流行的逐次逼近A/D转换器在模拟量下产生动态负载连接。CS5012A/14/16内部缓冲所有模拟输入（AIN、VREF和AGND），以减轻对外部电路的要求。然而，准确的系统运行仍然需要在设计阶段注意有关源阻抗以及接地和去耦方案的细节。

参考因素

标题为“CS501X系列A/D转换器的电压参考”的应用说明可用-适用于CS5012A/14/16。除了通过一个参考电路设计实例，它还提供了几个已构建和测试的参考电路。

在转换过程中，校准电容器阵列的每个电容器以逐次逼近算法确定的方式在VREF和AGND之间切换。阵列的充电和放电在基准点产生电流负载。CS5012A/14/16包括一个内部缓冲放大器，以最小化外部参考电路的驱动要求并保持参考的完整性。每当在转换期间切换阵列时，缓冲器被用于对阵列预充电，从而提供所需的大部分电荷。然后，将适当的阵列电容器切换到无缓冲VREF管脚，以避免由于缓冲区中的偏移和/或噪声而导致的任何错误。

外部参考电路只需提供从缓冲器预充电后对阵列完全充电所需的剩余电荷。这将通过转换创建作为CS5012A/14/16序列的交流电流负载。参考电路必须具有足够低的输出阻抗，以驱动所需的电流，而不会显著改变其输出电压。随着模拟输入信号的变化，内部电容器阵列的开关顺序也随之变化。因此，外部参考电路上的电流负载随模拟输入而变化。因此，在信号频率或其谐波下，外部参考不得在其输出阻抗特性中表现出明显的峰值。

VREF和AGND之间连接的大电容器可以在频谱的高端提供足够低的输出阻抗，而几乎所有的精密参考在直流时都表现出极低的输出阻抗。

外部参考电路上电流负载的大小将按CLKIN频率缩放。在全速时，参考电压必须提供10微安的最大负载电流（典型值为1微安）。因此，对于CS5012A，15Ω的输出阻抗将产生150 mV的最大误差。当参考电压为2.5V，LSB大小为600 mV时，这将确保优于1/4 LSB的精度。在大于10 kHz的频率下，1μF电容器的阻抗小于15Ω。同样，对于参考电压为4.5V（275μV/LSB）的CS5014，输出阻抗为4Ω或更小（最大误差为40μV）时，可确保精度优于1/4 LSB。2.2μF电容器在大于5kHz的频率下表现出小于4Ω的阻抗。对于参考电压为4.5V（69μV/LSB）的CS5016，输出阻抗小于2Ω（最大误差为20μV）时，可确保精度优于1/4 LSB。在大于16 kHz的频率下，20μF电容器的阻抗小于2Ω。推荐一种高质量的钽电容器与较小的陶瓷电容器并联使用。

注：1、说明同步（环回）模式。EOC下降后，变流器进入粗充电模式6个CLKIN循环，然后进入细充电模式9个循环，然后EOT下降。在环回模式下，EOT跳闸保持它捕获模拟样本。转换从下一个上升沿开始。如果异步操作，EOT将保持在低位，直到保持低位。当发生保持时，采集模拟样本立即，但转换可能要等到四个CLKIN周期之后才能开始。EOT将返回高位当转换开始时。

2、定时延迟td（相对于CLKIN）在军用温度范围内可在135 ns到235 ns之间变化，且供应变化超过±10%

3、如果A0=1且CS=RD=0（微处理器独立模式）；在数据读取后的4个CLKIN周期内（微处理器模式）；或在CLKIN/4的上升沿上识别到HOLD=0后的4个CLKIN周期，则EOC在4个CLKIN周期内返回高。

由于输出端的电容性负载，参考输出阻抗可能出现峰值。任何可能出现的峰值都可以通过将一个小电阻与电容器串联来降低（图10）。图10中的方程式可用于帮助计算特定参考的最佳R值。术语“fpeak”是在添加电阻器之前参考输出阻抗的峰值频率。

CS5012A/14/16可以在很宽的参考电压范围内工作，但通过尽可能宽的信号范围，可以最大限度地提高信噪比性能。CS5012A的建议参考电压为2.5至4.5 V，CS5014/16的建议参考电压为4.5 V。CS5012A/14/16实际上可以接受高达正模拟电源的参考电压。然而，随着参考电压接近VA+，缓冲器的偏移量可能增加，从而增加VREF处的外部驱动要求。4.5V参考电压是建议的最大参考电压。这允许内部参考缓冲器有0.5V的空间。此外，缓冲器借助外部0.1μF陶瓷电容器，该电容器必须连接在其输出REFBUF和负模拟电源VA-之间。有关参考文献的更多信息，请咨询应用程序-注：CS501X系列A/D转换器的参考电压。有关使用带有5伏参考电压的CS5012A/14/16的示例，请参阅应用说明：CS501X系列a/D转换器的应用提示集合。

模拟输入连接

当切换到轨道模式时，模拟输入终端的功能类似于每次转换后的VREF输入。在磁道模式的前六个CLKIN周期中，模拟输入的缓冲版本用于为电容器阵列预充电。直接从AIN进行精充电需要额外的时间，以获得规定的精度。图11说明了这个操作。在预充电期间，电容器阵列上的电荷首先沉降到模拟输入的缓冲版本。这个电压与实际输入电压有偏差。在精细充电过程中，充电会稳定到精确的无缓冲版本。

CS5012A/14/16的捕获时间取决于CLKIN频率。这是由于一个固定的预充电期。例如，使用外部4 MHz CLKIN操作CS5012A、CS5014或CS5016-16版本会导致3.75微秒的采集时间：预充电（6个时钟周期）为1.5微秒，精细充电为2.25微秒。对于小于200Ω的模拟源阻抗，精细电荷沉降规定为最大2.25μs。（对于CS5012A-7版本，它被指定为1.32μs。）此外，比较器要求在2 MHz左右的源阻抗小于400Ω，以保持稳定性，几乎所有双极运算放大器都能满足这一要求。大直流源阻抗可以通过增加从AIN到地面的电容（通常为200pF）来调节，以降低高频源阻抗。然而，高直流源电阻会增加输入的RC时间常数，延长必要的采集时间。有关输入应用的更多信息，请参阅应用说明：CS501X系列A/D转换器的输入缓冲放大器。

在单极模式下转换（预充电）后的前六个时钟周期内，CS5012A能够以20V/微秒的速度旋转，CS5014/16能够以5V/微秒的速度旋转。在双极模式下，只有一半的电容器阵列连接到模拟输入端，因此CS5012A能够以40V/微秒的速度旋转，CS5014/16可以在10V/微秒下旋转，在前六个CLKIN周期后，CS5012A在单极模式下旋转1.25V/微秒，在双极模式下旋转3.0V/微秒，CS5014/16在单极模式下旋转0.25V/微秒，在双极模式下旋转0.5V/微秒。如果在转换周期期间或紧接着发生阶跃，则可以加快快速回转信号（阶跃函数）的采集。例如，当CS5012A/14/16正在转换时，应在多路复用应用中进行信道选择（见图12）。因此，从总吞吐量方程中去除多路复用器的设置，并且CS5012A/14/16可以全速转换。

模拟输入范围/编码格式

参考电压直接定义了单极和双极结构的输入电压范围。在单极性配置（BP/上-下）中，第一个代码转换发生在AGND之上0.5lsb处，最后一个代码转换发生在VREF之下1.5lsb处。编码采用直接二进制格式。在双极结构（BP/UP high）中，第一个代码转换发生高于-VREF的0.5 LSB和低于+VREF的最后一个转换oc curs 1.5 LSB。编码采用偏移二进制格式。正满标度给出所有1的数字输出，负满标度给出所有0的数字输出。

校准后，无需重新校准转换器，即可切换BP/UP模式引脚。但是，在上一个转换周期中，即在下降持仓和EOC之间，应该改变BP/UP模式坠落。如果BP/UP在任何其他时间发生变化，必须允许一个虚拟转换周期以正确获取输入。

接地和电源去耦

CS5012A/14/16仅使用模拟接地连接AGND作为参考电压。AGND连接没有直流电流流过，它完全独立于DGND。然而，任何噪声骑在AGND输入相对于系统的模拟地面将导致转换误差。因此，模拟输入和参考电压都应参考AGND管脚，AGND管脚应作为整个系统的模拟接地参考点。

CS5012A/14/16的数字和模拟电源分别固定，以最小化芯片的模拟和数字部分之间的耦合。应使用0.1μF陶瓷电容器将所有四个电源与各自的接地分离。如果电源上存在明显的低频噪声，建议1μF钽电容器与0.1μF电容器并联。

CS5012A/14/16的正数字电源不得超过正模拟电源的二极管压降，否则设备可能会永久损坏。如果两个电源来自不同的电源，则必须注意在通电时，模拟电源首先启动。图36中的系统连接图显示了一种解耦方案，该方案允许CS5012A/14/16由一组±5V的钢轨供电。

与任何高精度A/D转换器一样，CS5012A/14/16需要仔细注意接地和布局安排。但是，要正确应用设备，不必解决唯一的布局问题。

电源抑制

CS5012A/14/16的电源抑制性能通过片内自校准和“自动调零”过程得到增强。频率低于校准速率的电源电压漂移对CS5012A/14/16的精度影响可以忽略不计。这是因为CS5012A/14/16在校准期间将其偏移量调整到LSB的一小部分以内。在校准频率以上，内部放大器的优良电源抑制通过自动调零过程得到增强。任何偏移量都存储在电容器阵列上，一旦开始转换，就会被有效地减去。图13显示了CS5012A/14/16在双极模式下的电源抑制，模拟输入接地，每个电源施加300 mVp-p纹波。在单极模式下，电源抑制提高了6db。

图13中的图表显示了双极模式下转换率和输入条件的所有组合的最坏情况拒绝。

CS5012A/14/16性能

微分非线性

A/D转换器的非线性源之一是位重误差。这些错误是由于比特偏离其理想的二进制加权比而产生的，并导致每个代码的非理想宽度。如果DNL错误很大，并且代码宽度缩小到零，则可能会完全丢失一个或多个代码。CS5012A/14/16将电容器阵列中的所有位校准为LSB的一小部分，从而产生几乎理想的DNL。CS5012A/14/16典型DNL柱状图见图14、15、16。

直方图检验是推导A/D转换器微分非线性的一种统计方法。将斜坡输入A/D，并采集大量样本，以确保测试结果的高置信水平。监视和存储每个代码的出现次数。一个完美的A/D转换器将具有相同大小的所有代码，因此出现的次数相等。在直方图测试中，具有平均出现次数的代码将被认为是理想的（DNL=0）。出现次数大于或小于平均值的代码将显示为大于或小于零LSB的DNL。缺少的代码没有出现，将显示为-1 LSB的DNL。

积分非线性

积分非线性（INL；也称为相对精度或仅仅是非线性）定义为传递函数与理想直线的偏差。传递曲线中的弓形会产生谐波失真。传统上，最坏情况下的比特权误差（DNL）也定义了最大INL点。

比特权误差对变换器的交流性能有很大的影响。它们可以作为叠加在输入信号上的阶跃函数进行分析。

由于位（及其误差）在整个传输曲线中进行输入和输出切换，因此其效果取决于信号。也就是说，谐波和互调失真，以及噪声，可以随着不同的输入条件而变化。围绕特征数据设计一个系统是有风险的，因为传输曲线可能在单位和批次之间有很大的不同。

CS5012A/14/16采用片上自校准方案，实现了重复的信噪比和谐波失真性能。CS5012A在12位时将其比特权误差校准为LSB的一小部分，从而产生低于噪声下限的峰值失真（见图18）。CS5014在14位（±0.0004%FS）时将其比特权校准到±1/16 LSB内，从而产生低至-105db的峰值失真（见图21）。CS5016在16位（±0.0004%FS）时将其比特权校准到±1/4lsb内，从而产生低至-105db的峰值失真（见图23）。与传统的ADC不同，CS5012A/14/16的线性度不受比特权误差的限制；因此，它们的性能是非常可重复的，并且与输入信号条件无关。

量化噪声

由于模拟输入量化而产生的误差最终决定了任何A/D转换器的精度。连续模拟输入必须用有限个数字代码中的一个来表示，因此从数字代码可以知道模拟输入的最佳精度为±1/2 LSB。在信号处理应用中经常遇到的情况下，这种量化误差可以被视为随机变量。误差的大小被限制在±1/2lsb，但是在这个范围内的任何值都有相同的发生概率。这样的概率分布导致错误的“信号”均方根值为1 LSB/√12。使用有效值信号FS/√8的值（振幅=FS/2），这与理想的12位、14位和16位信噪比分别为74、86和98 dB有关。

同样重要的是这个误差信号的光谱含量。它可以显示为近似白色，其能量均匀地分布在从直流到采样率一半的频带上。这种特性的优点可以通过明智地使用过滤来实现。如果信号是带限的，可以滤除大部分量化误差，提高系统性能。

FFT测试与加窗

在工厂中，采用快速傅立叶变换（FFT）技术对CS5012A/14/16进行了动态性能测试。将纯正弦波应用于CS5012A/14/16，捕获并处理1024个样本的“时间记录”。FFT算法分析数字波形的频谱内容，并将其能量分布在512个“频率箱”中。假设是理想正弦波，则基本波和直流电之外的箱中能量分布只能归因于CS5012A/14/16中的量化效应和误差。

如果采样与输入正弦波不同步，则时间记录极不可能包含整数个周期的输入信号。然而，FFT假设信号是周期性的，并且将计算具有较大不连续性的信号的频谱，从而产生严重失真的频谱。为了避免这个问题，在执行FFT之前，时间记录乘以窗口函数。窗口函数平滑地将时间记录的端点强制为零，从而消除不连续性。窗口在频域中的作用是将窗口的频谱与实际输入的频谱卷积起来。

图17显示了从理想的12位正弦波计算出的FFT。用于谐波分析的窗口的质量通常由其最高旁瓣电平来判断。用于测试CS5014和CS5016的Blackman-Harris窗口的最大旁瓣电平为-92db。图20和22显示了由理想的14位和16位正弦波乘以Blackman-Harris窗口计算的FFT图。利用量化噪声为白色的假设，从信噪比计算中丢弃窗效应。本数据表中的所有FFT图都是通过对10个1024点时间记录的FFT结果进行平均得出的。这种方法可以滤除由于捕捉有限时间记录而产生的光谱变化，而不会干扰基波以外的总能量。因此，所有存在于噪声地板上方的谐波和布莱克曼-哈里斯窗口的-92分贝旁瓣在图中清晰可见。有关FFT和窗口的更多信息，请参阅：F.J.HARRIS，“关于谐波窗口的使用离散傅里叶变换分析法。IEEE，第66卷，第1期，1978年1月，第51-83页。这是根据晶体半导体公司的要求提供的。

图18、21和23显示了具有1kHz满标度输入的CS5012A/14/16的性能。图19显示了具有12kHz满标度输入的CS5012A性能。注意，CS5012A/14/16的性能接近于相应的理想ADC的性能。

CS5012A高频性能

如图24所示，CS5012A在很宽的输入频率范围内表现良好。该图描述了在四种不同条件下测试的CS5012A-KP7。这些条件包括将电压基准设定为4.5伏和2.5伏的试验，输入信号从满标度下降0.5分贝，从满标度下降6.0分贝。所有情况下的采样率均为100 kHz。这些图表明，即使在输入频率高于奈奎斯特速率的情况下，该部件的性能也非常好。较高频率下的最佳性能是通过2.5伏参考电压实现的。

信噪比+失真与信号电平

如图25-28所示，CS5014/16的片上自校准提供非常精确的比特权重，在低电平输入信号下不会降低量化噪声。事实上，量化噪声仍然低于CS5016中的噪声下限，这决定了转换器的信噪比性能。

CS5016噪声考虑

CS5016中的所有模拟电路都是宽带的，以实现快速转换和高吞吐量。CS5016中的宽带噪声在单极模式下集成到35μV rms（双极模式下集成到70μV rms）。大约是1/2 LSB两种模式下均方根均方根均为4.5V。图29显示了在双极模式下从CS5016采集的5000个样本中获得的输出代码出现的直方图。任意选择十六进制编码80CD，模拟量输入设置在靠近码中心的位置。使用无噪音转换器，代码80CD将始终出现。由于内部噪声，CS5016的柱状图呈“钟形”，所有代码均为80CD以外的代码。

在采样数据系统中，应用于采样/保持的模拟输入的所有信息都出现在基带中，从直流到采样率的一半。这包括混入基带的高频分量。低通（抗混叠）滤波器因此用于去除输入信号中超过采样率一半的频率分量。然而，由CS5016引入的所有宽带噪声仍然混叠到基带中。这种“白色”噪声从直流均匀地传播到采样率的一半，并在单极模式下集成到35μV rms。

通过以高于期望的字速率采样并平均每个字的多个采样，可以降低噪声。过采样将CS5016的噪声扩展到更宽的频带（用于较低的噪声密度），并且平均应用低通响应，该响应将噪声过滤到所需信号带宽以上。一般来说，CS5016的噪声性能可以在任何应用中最大化，方法是始终以50 kHz的最大指定速率（对于最低噪声密度）进行采样，并对所需的信号带宽进行数字滤波。

CS5014和CS5016采样失真

CS5014/16的线性度（和失真）的极限限制来自模拟输入电压的非理想采样。转换过程中使用的校准电容器阵列也用于跟踪和保持模拟输入信号。转换本身不在模拟输入电压上进行，而是但实际上是在给出保持指令的那一刻在电容器ar射线上的电荷上形成的。阵列上的电荷理想地与Qin=-Vinx Ctot的模拟输入电压相关，如图2所示。任何偏离这种理想关系的情况都会导致转换错误，即使转换过程进行得完美无瑕。

在直流时，DAC电容阵列的电压系数决定了转换器的线性度。电容相对于外加信号电压的这种变化在电荷Qin和模拟输入电压Vin之间产生非线性关系，并在传递函数中放置弓形或波。这是低输入频率下失真的主要来源（图21和23）。

由于内部MOS开关的非线性，在高信号频率下，Qin和Vin之间的理想关系也会被扭曲。动态信号导致交流电流在轨道模式下流过将电容器阵列连接到模拟输入引脚的开关。开关中的非线性电阻会导致非线性电压降。如图25和27所示，随着信号频率的增加，这种影响会恶化，因为稳态电流的大小增加。首先在1khz时可以注意到，这种失真与输入频率呈线性关系。当信号低于满标度20db或更大时，它不再支配转换器的总体s/（N+D）性能（图30-33）。

这种失真严格来说是一种交流采样现象。如果在高频处存在显著能量，则可以使用外部跟踪保持放大器消除这种影响，以允许阵列的电荷电流衰减，从而消除开关上的任何电压降。由于CS5014/16在船上有第二个采样功能，外部跟踪和保持可以返回到一旦转换器的保持输入下降，跟踪模式。它只需要在整个转换周期结束时获取模拟输入。

CS5014和CS5016中的时钟馈通

在存在数字开关噪声的情况下保持模拟信号的完整性是一个难题。CS5014/16可以使用CLKIN输入同步到数字系统，以避免由于异步干扰而导致的转换错误。然而，由于CS5014/16的模拟输入和主时钟之间的耦合，数字干扰仍然会影响采样纯度。

时钟馈通效应取决于采样条件。如果采样信号在保持输入与主时钟同步，时钟馈通将显示为CS5014/16输出的直流偏移。理论上偏移量可以达到峰值耦合量（图34），但发生这种情况的可能性很小，因为峰值是短期的峰值。

如果采样与主时钟异步执行，则时钟馈通将在CS5014/16的输出处显示为ac错误。在固定采样率下，时钟频率混叠到基带时会出现音调。音调频率可以使用下面的公式计算，并且可以使用DSP技术在软件中进行选择性滤波。

其中N=fclk/fs四舍五入到最接近的整数。

时钟馈通的大小取决于主时钟条件和应用于模拟输入的源阻抗。当使用CS5014/16的内部产生的时钟时，CLKIN输入接地，并且主要的耦合源通过设备的基板。如图35所示，典型的CS5014/16在其内部振荡器以2 MHz和50Ω模拟输入源阻抗工作时，时钟馈通仅显示15μV rms。然而，如果在相同条件下对CLKIN应用2mhz外部时钟，则馈通增加到25μV rms。馈通也随着时钟频率增加；4MHz时钟产生40μV rms。

通过限制模拟输入端的源阻抗，可以减少时钟馈通。如图35所示，将源阻抗从50Ω降低到25Ω，可使馈通降低15μV rms。因此，当使用高频外部主时钟操作CS5014/16时，将施加在CS5014/16输入端的源阻抗最小化是非常重要的。

此外，通过最大化输入范围和LSB大小，时钟馈通的总体效果可以最小化。施加在VREF上的参考电压可以最大化，CS5014/16可以在双极模式下工作，双极模式固有地使LSB的大小比单极模式大一倍。

CS5012A与CS5012的区别

CS5012A和CS5012之间的差异见表3。CS5012是CS5016 a/D转换器的短周期版本，包括相同的18位校准电路。该校准电路将CS5012的校准分辨率设置为LSB的1/64，并达到图15中CS5012 DNL图所示的近乎完美的差分线性性能。对CS5012A校准电路进行了改进，以提供15位分辨率的校准，从而实现LSB的1/8的校准。CS5012A校准分辨率的降低减少减少了校准设备所需的时间（见表3）并减小了阵列总电容的大小。减小的阵列电容通过在输入电路中允许更高的转换率来提高高频性能。

表3记录了CS5012A中包括的一些其他改进。虽然不应使用突发模式校准，但它是功能性的。该装置也进行了修改，以便在微处理器或微处理器独立模式下的重置校准结束时，EOC信号变低。对CS5012A进行了改进，使其在环回模式下对所有CLKIN频率保持64个CLKIN周期的吞吐率。