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特征
1.8V电源操作；低功耗：每通道110兆瓦，125毫秒/秒，可扩展电源选项；信噪比=74分贝（至奈奎斯特）；SFDR=90 dBc（至奈奎斯特）；DNL=±0.75 LSB（典型）；INL=±2.0 LSB（典型）；串行LVDS（ANSI-644，默认值）和低功率、低信号选项（类似于IEEE1596.3）；650兆赫全功率模拟带宽；2V p-p输入电压范围；串行端口控制；全芯片和单通道断电模式；灵活的钻头定位；内置和自定义数字测试模式生成；多芯片同步和时钟分配器；可编程输出时钟和数据校准；可编程输出分辨率；待机模式。
应用
医学超声；高速成像；正交无线电接收机；分集式无线电接收机测试设备。
一般说明
AD9253是一个四位、14位、80msps/105msps/125msps模数转换器（ADC），具有一个为低成本、低功耗、小尺寸和易用性而设计的片上采样保持电路。该产品以高达125 MSPS的转换速率运行，并针对小型封装至关重要的应用中的出色动态性能和低功耗进行了优化。
ADC需要一个1.8v电源和LVPECL-/CMOS-/LVDS兼容的采样率时钟，以实现全性能工作。许多应用程序不需要外部引用或驱动程序组件。
ADC自动将采样率时钟乘以适当的LVDS串行数据速率。提供了用于捕获输出上的数据的数据时钟输出（DCO）和用于信令新输出字节的帧时钟输出（FCO）。支持单个通道断电，当禁用所有通道时，通常功耗小于2 mW。ADC包含了一些旨在最大化灵活性和最小化系统成本的特性，例如作为可编程输出时钟和数据校准及数字测试图形生成。可用的数字测试模式包括内置的确定性和伪随机模式，以及通过串行端口接口（SPI）输入的自定义用户定义的测试模式。
AD9253采用符合RoHS标准的48铅LFCSP。该产品在工业温度范围内为-40°C至+85°C。该产品受美国专利保护。
产品亮点
1、占地面积小。四个ADC包含在一个小的节省空间的包中。
2、低功率110兆瓦/通道，125毫秒/秒，可扩展电源选项。
3、与AD9633 12位四位ADC兼容的引脚。
4、使用方便。数据时钟输出（DCO）以高达500 MHz的频率工作，并支持双数据速率（DDR）操作。
5、用户灵活性。SPI控件提供了一系列灵活的功能，以满足特定的系统需求。
时序图
有关SPI寄存器设置，请参阅内存映射寄存器说明部分。
典型性能特征
等效电路
操作理论
AD9253是一个多级流水线ADC。每个阶段都提供足够的重叠，以更正前一阶段中的闪存错误。在数字校正逻辑中，来自每个级的量化输出被组合成最终的14位结果。序列化程序在16位输出中传输转换后的数据。流水线架构允许第一个阶段使用一个新的输入样本操作，而其余阶段使用前面的样本操作。采样发生在时钟的上升沿。
管道的每一级（不包括最后一级）由连接到开关电容DAC的低分辨率flash ADC和级间剩余放大器（例如，乘法数模转换器（MDAC））组成。剩余放大器放大重建的DAC输出和下一级流水线中的flash输入之间的差异。每个阶段使用一位冗余，以便于对闪存错误进行数字校正。最后一级由一个flash ADC组成。
输出暂存块对齐数据、更正错误并将数据传递到输出缓冲区。然后将数据序列化并与帧和数据时钟对齐。
模拟输入注意事项
AD9253的模拟输入是设计用于处理差分输入信号的差分开关电容电路。该电路在保持良好性能的同时，还可以支持较宽的共模范围。通过使用一个输入共模电压的中间电源，用户可以最小化与信号相关的误差，达到最佳性能。
时钟信号在采样模式和保持模式之间交替切换输入电路（见图55）。当输入电路切换到采样模式时，信号源必须能够在半个时钟周期内为采样电容器充电并稳定下来。与每个输入串联的一个小电阻有助于降低从驱动源的输出级注入的峰值瞬态电流。此外，低Q电感或铁氧体磁珠可以放置在输入的每一个支路上，以减少模拟输入端的高差分电容，从而实现ADC的最大带宽。在高频驱动转换器前端时，需要使用低Q电感或铁氧体磁珠。可以在输入端放置一个差动电容器或两个单端电容器，以提供匹配的无源网络。这最终会在输入端创建一个低通滤波器，以限制不需要的宽带噪声。有关更多信息，请参阅AN-742应用说明、AN-827应用说明和模拟对话文章“宽带A/D转换器的变压器耦合前端”（第39卷，2005年4月）。一般来说，精确值取决于应用程序。
输入共模
AD9253的模拟输入没有内部直流偏置。因此，在交流耦合应用中，用户必须在外部提供这种偏压。将设备设置为VCM=AVDD/2以获得最佳性能，但设备可以在更宽的范围内工作，并具有合理的性能，如图56所示。
设计中包括一个片上共模电压基准，可从VCM引脚获得。VCM引脚必须通过0.1μF电容器与接地分离，如应用信息部分所述。
最大信噪比性能是通过将ADC设置为差分配置中的最大跨度来实现的。在AD9253的情况下，可用的最大输入跨度为2V p-p。
差分输入配置
有几种方法可以主动或被动地驱动AD9253。然而，通过差分驱动模拟输入可获得最佳性能。使用差分双巴伦配置来驱动AD9253，为基带应用提供了优异的性能和与ADC的灵活接口（见图58）。
对于信噪比是一个关键参数的应用，差动变压器耦合是推荐的输入配置（见图59），因为大多数放大器的噪声性能不足以达到AD9253的真实性能。
无论配置如何，并联电容器C的值取决于输入频率，可能需要减小或移除。不建议单端驱动AD9253输入。
电压基准
AD9253内置了稳定、准确的1.0V电压基准。可以使用内部1.0V参考电压或外部施加的1.0V参考电压来配置VREF。内部参考连接部分和外部参考操作部分总结了各种参考模式。VREF管脚应与低ESR、1.0μF电容器和低ESR、0.1μF陶瓷电容器并联进行外部去耦接地。
内部参考连接
AD9253内的比较器检测传感管脚处的电位，并将参考配置为两种可能的模式，如表9所示。如果传感器接地，参考放大器开关连接到内部电阻分压器（见图57），将VREF设置为1.0V。
如果使用AD9253的内部基准驱动多个转换器以改善增益匹配，则必须考虑其他转换器对基准的加载。图60显示了负载对内部参考电压的影响。
外部参照操作
可能需要使用外部基准来提高ADC的增益精度或改善热漂移特性。图61显示了1.0V模式下内部基准的典型漂移特性。
当检测管脚绑定到AVDD时，内部引用被禁用，允许使用外部引用。内部参考缓冲器用等效的7.5 kΩ负载加载外部参考（见图54）。内部缓冲区为ADC核心生成正负满标度参考。因此，外部参考电压必须限制在最大1.0V。
不建议将检测销保持浮动状态。
时钟输入注意事项
为获得最佳性能，使用差分信号对AD9253采样时钟输入（CLK+和CLK-）进行计时。信号通常通过变压器或电容器交流耦合到CLK+和CLK-引脚。这些引脚内部偏置（见图48），不需要外部偏置。
时钟输入选项
AD9253具有灵活的时钟输入结构。时钟输入可以是CMOS、LVDS、LVPECL或正弦波信号。无论所使用的信号类型如何，时钟源抖动都是最受关注的问题，如抖动注意事项一节所述。
图62和图63显示了两种用于对AD9253进行时钟计时的首选方法（在内部CLK除法器之前，时钟速率高达1ghz）。使用RF变压器或RF巴伦将低抖动时钟源从单端信号转换为差分信号。
对于125兆赫和1兆赫之间的时钟频率，建议使用RF balun配置；对于10兆赫到200兆赫之间的时钟频率，建议使用RF变压器。变压器/巴伦二次绕组上的反平行肖特基二极管将AD9253的时钟偏移限制在大约0.8 V p-p差分。
该限制有助于防止时钟的大电压波动通过AD9253的其他部分馈送，同时保持对实现低抖动性能至关重要的信号的快速上升和下降时间。然而，二极管电容在频率高于500兆赫时起作用。选择适当的信号限制二极管时必须小心。
如果低抖动时钟源不可用，另一种选择是将差分PECL信号与采样时钟输入引脚进行交流耦合，如图65所示。AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD9516-0/AD9516-1/AD9516-2/AD9516-3/AD9516-4/AD9516-5/AD9517-0/AD9517-1/AD9517-2/AD9517-3/AD9517-4时钟驱动器具有优异的抖动性能。
第三种选择是将差分LVDS信号交流耦合到采样时钟输入引脚，如图66所示。AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD9516-0/AD9516-1/AD9516-2/AD9516-3/AD9516-4/AD9516-5/AD9517-0/AD9517-1/AD9517-2/AD9517-3/AD9517-4时钟驱动器具有优异的抖动性能。
在一些应用中，可以使用单端1.8v CMOS信号驱动采样时钟输入。在这种应用中，直接从CMOS栅极驱动CLK+引脚，并使用0.1μF电容器绕过CLK-引脚接地（见图67）。
输入时钟分频器
AD9253包含一个输入时钟分配器，能够将输入时钟除以1到8之间的整数值。AD9253时钟分配器可以使用外部同步输入进行同步。寄存器0x109的位0和位1允许在每个同步信号上或仅在寄存器写入后的第一个同步信号上重新同步时钟分配器。有效的同步会导致时钟分配器重置为其初始状态。此同步功能允许多个部分的时钟分配器对齐，以确保同时进行输入采样。
时钟占空比
典型的高速adc使用两个时钟边缘来产生各种内部定时信号，结果可能对时钟占空比敏感。通常，时钟占空比需要±5%的公差，以保持动态性能特性。AD9253包含一个占空比稳定器（DCS），它对非采样（下降）边缘进行重定时，提供具有50%标称占空比的内部时钟信号。这允许用户在不影响AD9253性能的情况下提供广泛的时钟输入占空比。在DCS开启的情况下，噪声和失真性能在很大的占空比范围内几乎是平坦的，如图64所示。
输入上升沿的抖动仍然值得关注，并且不容易被内部稳定电路降低。占空比控制回路在名义上不适用于低于20兆赫的时钟频率。在时钟速率可以动态变化的应用程序中，必须考虑与环路相关联的时间常数。在动态时钟频率增加或减少之后，在DCS回路重新锁定到输入信号之前，需要1.5微秒到5微秒的等待时间。
抖动注意事项
高速、高分辨率的adc对时钟输入的质量非常敏感。在给定的输入频率（fA）下，由孔径抖动（tJ）引起的信噪比下降可以通过：
在这个方程中，rms孔径抖动表示所有抖动源的平方根，包括时钟输入、模拟输入信号和ADC孔径抖动规范。如果欠采样应用对抖动特别敏感（见图68）。
在孔径抖动可能影响AD9253的动态范围的情况下，时钟输入应被视为模拟信号。时钟驱动器的电源应与ADC输出驱动器电源分开，以避免用数字噪声调制时钟信号。低抖动，晶体控制振荡器是最好的时钟源。如果时钟是从其他类型的源（通过选通、除法或其他方法）生成的，则应在最后一步由原始时钟重定时。
请参阅AN-501应用说明和AN-756应用说明，以获取有关ADC的抖动性能的更深入信息。
功耗和掉电模式
如图69所示，AD9253的功耗与其采样率成正比。数字功耗变化不大，因为它主要由DRVDD电源和LVDS输出驱动器的偏置电流决定。
AD9253通过SPI端口或通过断言PDWN引脚高而处于断电模式。在这种状态下，ADC通常耗散2mw。断电时，输出驱动器处于高阻抗状态。断言PDWN引脚低将使AD9253返回其正常工作模式。注意，PDWN是指数字输出驱动电源（DRVDD），不应超过该电源电压。
关机模式下的低功耗是通过关闭参考、参考缓冲区、偏置网络和时钟来实现的。内部电容器在进入断电模式时放电，然后在恢复正常工作时必须重新充电。因此，唤醒时间与断电模式下所用的时间相关，较短的断电周期会相应地缩短唤醒时间。使用SPI端口接口时，用户可以将ADC置于断电模式或待机模式。待机模式允许用户在需要更快唤醒时间时保持内部参考电路通电。有关使用这些功能的详细信息，请参阅内存映射部分。
数字输出和定时
默认通电时，AD9253差分输出符合ANSI-644 LVDS标准。这可以通过SPI更改为低功耗、低信号选项（类似于IEEE 1596.3标准）。LVDS驱动电流在芯片上导出，并将每个输出的输出电流设置为标称3.5ma。放置在LVDS接收器输入端的100Ω差动端接电阻器导致接收器处的标称350 mV摆动（或700 mV p-p差动）。
在缩小范围模式下工作时，输出电流减小到2毫安。这将导致在接收器的100Ω终端上产生200 mV摆动（或400 mV p-p差分）。
AD9253 LVDS输出便于与定制ASIC和FPGA中的LVDS接收器接口，以在噪声环境中获得优异的交换性能。建议采用单点对点网络拓扑结构，并尽可能靠近接收器放置100Ω终端电阻。如果没有远端接收器终端或差分跟踪路由，则可能会导致定时错误。为了避免这种定时误差，建议记录道长度小于24英寸，并且差分输出记录道应在一起且长度相等。图70显示了具有适当跟踪长度和位置的FCO和数据流的示例。图71显示了缩小范围模式下的LVDS输出定时示例。
图72显示了使用ANSI-644标准（默认）数据眼和标准FR-4材料上跟踪长度小于24英寸的时间间隔误差（TIE）抖动直方图的LVDS输出示例。
图73显示了标准FR-4材料上超过24英寸的痕迹长度示例。注意，领带抖动直方图反映了当边缘偏离理想位置时，数据眼开度的降低。当轨迹长度超过24英寸时，用户有责任确定波形是否满足设计的时间预算。额外的SPI选项允许用户进一步增加所有四个输出的内部终端（增加电流），以驱动更长的跟踪长度。这可以通过编程寄存器0x15来实现。即使这会在数据边上产生更尖锐的上升和下降时间，并且不太容易发生位错误，但使用此选项时，DRVDD电源的功耗会增加。
默认情况下，输出数据的格式是两个补码。输出编码格式的示例见表10。要将输出数据格式更改为偏移二进制，请参阅内存映射部分。
在DDR模式下，来自每个ADC的数据被序列化并在两个通道中的单独通道上提供。每个串行流的数据速率等于16位乘以采样时钟速率除以车道数，最大值为1000 Mbps/车道[（16位×125 MSPS）/2=1000 Mbps/车道]。最大允许输出数据速率为1 Gbps/车道。如果使用单车道模式，则在给定采样率下，数据速率加倍。为了保持在1 Gbps/车道的最大数据速率范围内，在单车道输出模式下，采样速率最大限制为62.5 MSPS。
最低的典型转换率为10毫秒/秒。
提供两个输出时钟，以协助从AD9253捕获数据。DCO用于对输出数据进行计时，等于默认情况下采样时钟（CLK）速率的四倍操作模式。数据从AD9253中计时，必须在支持双数据速率（DDR）捕获的DCO的上升和下降边缘捕获。FCO用于发出新输出字节开始的信号，等于1×帧模式下的采样时钟速率。有关更多信息，请参阅“时序图”部分。
当使用SPI时，可以相对于一个数据周期（相对于一个DCO周期30°）以60°增量调整DCO相位。这允许用户在需要时优化系统计时边距。如图2所示，输出数据边缘定时的默认DCO±相对于一个数据周期为180°（相对于一个DCO周期为90°）。
也可以从SPI启动12位串行流。这允许用户实现和测试与低分辨率系统的兼容性。当将分辨率改变为12位串行流时，数据流被缩短。12位示例见图3。然而，在串行输出位数为16的缺省选项中，数据流在14位串行数据的末尾填充20。
在默认模式下，如图2所示，MSB是数据输出串行流中的第一个。这可以通过使用SPI来反转，使得LSB在数据输出串行流中处于第一位。
有12个数字输出测试模式选项可通过SPI启动。在验证接收器捕获和定时时，这是一个有用的功能。有关可用的输出位排序选项，请参阅表11。有些测试模式有两个连续的顺序词，可以根据所选择的测试模式以不同的方式进行交替。请注意，有些模式不符合“数据格式选择”选项。此外，可以在0x19、0x1A、0x1B和0x1C寄存器地址中分配自定义用户定义的测试模式。
PN序列短模式产生伪随机比特序列，每2-1或511比特重复一次。有关PN序列及其生成方式的说明，请参见ITU-T 0.150（05/96）标准的第5.1节。种子值均为1s（初始值见表12）。输出是MSB first格式的串行PN9序列的并行表示。第一个输出字是以MSB对齐形式排列的PN9序列的前14位。
PN序列长模式产生伪随机比特序列，每2-1或8388607比特重复一次。有关PN序列及其生成方式的说明，请参见ITU-T 0.150（05/96）标准的第5.6节。种子值都是1s（初始值见表12），AD9253根据ITU标准反转比特流。输出是MSB first格式的串行PN23序列的并行表示。第一个输出字是23以MSB对齐形式显示的PN23序列
有关如何通过SPI更改这些额外数字输出定时功能的信息，请参阅内存映射部分。
SDIO/OLM引脚
对于不需要SPI模式操作的应用，CSB管脚与AVDD相连，SDIO/OLM管脚根据表13控制输出车道模式。
对于不使用此管脚的应用程序，应将CSB绑定到AVDD。使用单通道模式时，编码速率应小于等于62.5 MSPS，以满足1 Gbps的最大输出速率。
SCLK/DTP引脚
SCLK/DTP引脚用于不需要SPI模式操作的应用程序。如果在设备通电期间，此引脚和CSB引脚保持在高位，则可以启用单个数字测试模式。当SCLK/DTP与AVDD相连接时，ADC通道输出偏移如下模式：1000 0000 0000 0000。FCO和DCO功能正常，所有通道都切换出可重复的测试模式。此模式允许用户在FCO、DCO和，输出数据。该引脚有一个内部10 kΩ电阻接地。它可以不连接。
当从SPI端口发出命令时，还可以观察到其他和自定义的测试模式。有关可用选项的信息，请参阅内存映射部分。
CSB引脚
对于不需要SPI模式操作的应用程序，CSB pin应绑定到AVDD。通过将CSB设为high，将忽略所有SCLK和SDIO信息。
RBIAS销
要设置ADC的内部磁芯偏置电流，请在RBIAS引脚处放置一个10.0 kΩ、1%的公差电阻器接地。
输出测试模式
输出测试选项如表11所述，由地址0x0D处的输出测试模式位控制。当输出测试模式启用时，ADC的模拟部分与数字后端块断开连接，测试模式通过输出格式化块运行。有些测试模式受输出格式的约束，有些则不受输出格式的约束。来自PN序列测试的PN生成器可以通过设置寄存器0x0D的位4或位5来重置。这些测试可以在有或无模拟信号的情况下执行（如果存在，则忽略模拟信号），但它们确实需要编码时钟。有关更多信息，请参阅AN-877应用说明。通过SPI与高速ADC接口。
串行端口接口（SPI）
AD9253串行端口接口（SPI）允许用户通过ADC内部提供的结构化寄存器空间为特定功能或操作配置转换器。SPI根据应用程序的不同，为用户提供了额外的灵活性和定制。地址通过串行端口访问，可以通过端口写入或读取。内存被组织成字节，可以进一步划分为字段，这些字段记录在内存映射部分。有关详细的操作信息，请参阅AN-877应用说明。通过SPI与高速ADC接口。
使用SPI的配置
三个管脚定义此ADC的SPI：SCLK管脚、SDIO管脚和CSB管脚（见表15）。SCLK（串行时钟）用于同步ADC之间的读写数据。SDIO（串行数据输入/输出）是一个双用途管脚，允许数据发送到内部ADC内存映射寄存器并从中读取。CSB（chip select bar）是一个激活的低控制，可以启用或禁用读写周期。
CSB的下降沿与SCLK的上升沿共同决定了帧的开始。序列定时及其定义的示例见图74和表5。
其他涉及CSB的模式也可用。CSB可以无限期地保持低位，这将永久启用设备；这称为流式传输。CSB可以在字节之间高挂起，以允许额外的外部计时。当CSB连接到高电平时，SPI功能被置于高阻抗模式。此模式开启任何SPI管脚辅助功能。
在指令阶段，发送16位指令。数据遵循指令阶段，其长度由W0和W1位确定。
除了字长之外，指令阶段还确定串行帧是读操作还是写操作，从而允许串行端口用于对芯片进行编程和读取片上存储器的内容。多字节串行数据传输帧中第一个字节的第一位指示是发出读取命令还是写入命令。如果指令是回读操作，则执行回读会导致串行数据输入/输出（SDIO）管脚在串行帧中的适当点从输入更改为输出。
所有数据都由8位字组成。数据可以以MSBfirst模式或LSB first模式发送。MSB first mode是开机时的默认模式，可以通过SPI端口配置寄存器进行更改。有关此功能和其他功能的详细信息，请参阅AN-877应用程序说明。通过SPI与高速ADC接口。
硬件接口
表15中描述的管脚包括用户编程设备和AD9253的串行端口之间的物理接口。使用SPI接口时，SCLK引脚和CSB引脚用作输入。SDIO管脚是双向的，在写入阶段作为输入，在回读期间作为输出。
SPI接口足够灵活，可以由FPGAs或微控制器控制。AN-812应用说明中详细描述了一种SPI配置方法。基于单片机的串行口接口（SPI）启动电路SPI端口不应在需要转换器完全动态性能的期间处于活动状态。由于SCLK信号、CSB信号和SDIO信号通常与ADC时钟异步，这些信号的噪声会降低转换器的性能。如果车载SPI总线用于其他设备，则可能需要在该总线和AD9253之间提供缓冲区，以防止这些信号在关键采样期间在转换器输入处转换。当不使用SPI接口时，有些管脚具有双重功能。在设备通电期间，当插脚绑在DRVDD或接地上时，它们与特定功能相关。表16描述了AD9253支持的可捆绑功能。
不带SPI的配置
在不与SPI控制寄存器接口的应用中，SDIO/OLM管脚、SCLK/DTP管脚和PDWN管脚用作独立的CMOS兼容控制管脚。当设备通电时，假设用户打算将管脚用作占空比稳定器、输出数据格式和断电特性控制的静态控制线。在此模式下，CSB应连接到AVDD，AVDD将禁用串行端口接口。
当设备处于SPI模式时，PDWN引脚（如果启用）保持激活状态。对于断电的SPI控制，PDWN管脚应设置为其默认状态。
SPI可访问功能
表16简要描述了通过SPI可以访问的一般特性。AN-877应用说明中详细介绍了这些功能。AD9253部件特定功能在表17（外部存储器映射寄存器表）下详细描述。
内存映射
读取内存映射寄存器表
内存映射寄存器表中的每一行有八个位位置。内存映射大致分为三个部分：芯片配置寄存器（地址0x00到地址0x02）；设备索引和传输寄存器（地址0x05和地址0xFF）；全局ADC功能寄存器，包括设置、控制和测试（地址0x08到地址0x109）。
内存映射寄存器表（见表17）列出所示每个十六进制地址的默认十六进制值。标题位为7（MSB）的列是给定的默认十六进制值的开头。例如，地址0x05（设备索引寄存器）的十六进制默认值为0x3F。这意味着在地址0x05中，位[7:6]=0，其余位[5:0]=1。此设置是默认的频道索引设置。默认值导致两个ADC通道都接收到下一个写入命令。有关此函数和其他函数的详细信息，请参阅AN-877应用程序说明，此应用程序说明详细说明由寄存器0x00控制的函数，以寄存器0xFF。其余寄存器记录在内存映射寄存器描述部分。通过SPI与高速ADC接口。
开放位置
此设备当前不支持表17中未包含的所有地址和位位置。有效地址位置的未使用位应使用0写入。仅当地址位置的一部分打开时（例如，地址0x05），才需要写入这些位置。如果整个地址位置处于打开状态或未在表17中列出（例如，地址0x13），则不应写入此地址位置。
默认值
在AD9253复位后，用默认值加载关键寄存器。寄存器的默认值在内存映射寄存器表17中给出。
逻辑电平
逻辑级术语解释如下：
•“Bit is set”与“Bit is set to Logic 1”同义，或“正在为位编写逻辑1。”
•“Clear a bit”与“bit is set to Logic 0”同义，或“正在为位写入逻辑0。”
通道专用寄存器
某些通道设置功能可以针对每个通道进行不同的编程。在这些情况下，通道地址位置在每个通道的内部重复。这些寄存器和位在表17中指定为本地。通过在寄存器0x05中设置适当的数据通道位（A、B、C或D）以及时钟通道DCO位（位5）和FCO位（位4），可以访问这些本地寄存器和位。如果设置了所有位，则后续写入会影响所有通道的寄存器和DCO/FCO时钟通道。在读取周期中，只有一个通道（a、B、C或D）应设置为读取四个寄存器中的一个。如果在SPI读取周期期间设置了所有位，则该部分返回信道a的值。指定为全局的寄存器和位影响整个部分或信道特性，信道之间不允许独立设置。寄存器0x05中的设置不影响全局寄存器和位。
应用程序信息
设计指南
在开始将AD9253作为一个系统进行设计和布局之前，建议设计者熟悉这些指南，其中描述了某些管脚所需的特殊电路连接和布局要求。
电源和接地建议
将电源连接到AD9253时，建议使用两个单独的1.8 V电源。使用一个模拟电源（AVDD）；使用单独的数字输出电源（DRVDD）。对于AVDD和DRVDD，应使用几个不同的去耦电容器来覆盖高频和低频。将这些电容器放在靠近PCB层入口点和零件引脚的位置，并尽量减少记录道长度。
当使用AD9253。通过适当的去耦和PCB模拟、数字和时钟部分的智能分区，可以轻松实现最佳性能。
时钟稳定性考虑
当通电时，AD9253进入初始化阶段，在此阶段，内部状态机设置偏置和寄存器以进行正确操作。在初始化过程中，AD9253需要一个稳定的时钟。如果在ADC通电期间ADC时钟源不存在或不稳定，则会中断状态机并导致ADC在未知状态下启动。若要更正此问题，必须在ADC时钟稳定后通过寄存器0x08发出数字重置来重新启动初始化序列。在由ADC本身提供V和V的默认配置（内部V，ac耦合输入）中，通电期间的稳定时钟就足够了。在V和/或V由外部电源供电的情况下，这些电源也必须在通电时保持稳定；否则，需要通过寄存器0x08进行随后的数字复位。数字复位的伪码序列如下：
外露衬垫热段塞建议
要求ADC底部的外露衬垫连接到模拟接地（AGND），以实现AD9253的最佳电气和热性能。PCB上裸露的连续铜平面应与AD9253裸露的焊盘（引脚0）匹配。铜平面应该有几个通孔，以实现最低可能的电阻热路径，以便散热通过PCB底部。这些通孔应填充或塞住焊料。
为了最大限度地提高ADC和PCB之间的覆盖率和附着力，通过在PCB上叠加一个丝网将连续的铜平面分割成几个均匀的部分。这在回流过程中在ADC和PCB之间提供了几个连接点，而使用一个没有分区的连续平面只保证了一个连接点。PCB布局示例见图75。
VCM
VCM引脚应使用0.1μF电容器与接地分离。
参考解耦
VREF管脚应与低ESR、1.0μF电容器和低ESR、0.1μF陶瓷电容器并联进行外部去耦接地。
SPI端口
SPI端口不应在需要转换器完全动态性能的期间处于活动状态。由于SCLK、CSB和SDIO信号通常与ADC时钟异步，这些信号的噪声会降低转换器性能。如果车载SPI总线用于其他设备，则可能需要在该总线和AD9253之间提供缓冲区，以防止这些信号在关键采样期间在转换器输入处转换。
串扰性能
AD9253采用48导LFCSP封装，输入对位于芯片的任意一角。针配置见图9。为了使电路板上的串扰性能最大化，在相邻通道之间添加接地填充过孔，如图76所示。
外形尺寸
