ADSP-2191M是数字信号处理器

元器件信息 2022-11-21 10:01 335 0

ADSP-2191M点击型号即可查看芯片规格书

性能特点

6.25 ns指令周期时间，最多160 MIPS持续表现；ADSP-218x系列代码兼容；易于使用的代数语法；单周期指令执行；两组计算和内存指令之间的单周期上下文切换；指令缓存允许在每个指令周期；多功能指令；流水线架构支持高效的代码执行；编译C和C++的体系结构增强；代码效率；ADSP-218x系列以外的架构增强的指令集扩展支持；添加寄存器和外围设备；用户可选择的灵活电源管理；断电和空闲模式。

集成功能

160k字节片上RAM，配置为32K字24位；内存RAM和32K字16位内存RAM；用于指令和数据存储的双用途24位存储器；独立ALU、乘法器/累加器和桶；双40位移位器计算单元；蓄电池；统一的内存空间允许灵活的地址分配，使用两个独立的DAG单元；强大的程序序列器提供零开销循环和条件指令执行；增强的中断控制器可编程中断优先级和嵌套模式；系统接口特性；具有DMA功能的主机端口，用于无胶8位或16位；主机接口；16位外部存储器接口，最多支持16M字；可寻址内存空间；三个全双工多通道串行端口；支持H.100和多达128个TDM信道，并为电信通信系统优化了A律和律压扩；两个支持DMA的SPI兼容端口；支持DMA的UART端口；带集成中断支持的16个通用I/O引脚；三个可编程间隔定时器，具有脉冲宽度调制产生、脉冲捕获/脉冲宽度测量和外部事件计数器功能；高I/O吞吐量的任何给定时间最多可以有11个DMA通道处于活动状态；用于从外部自动引导的片上引导ROM；8位或16位主机设备、SPI ROM或带自动音频检测的UART；可编程锁相环支持1至32输入频率；乘法运算，并可在运行时更改；IEEE JTAG标准1149.1测试访问端口支持片上仿真和系统调试；2.5 V内部操作和3.3 V I/O；144铅LQFP和144球迷你BGA套餐。

一般说明

ADSP-2191M数字信号处理器是一种为数字信号处理（DSP）和其他高速数字处理应用而优化的单片机。

ADSP-2191M将ADSP-219x系列基础架构（三个计算单元、两个数据地址生成器和一个程序序列器）与三个串行端口、两个SPI兼容端口、一个UART端口、一个DMA控制器、三个可编程定时器、通用可编程标志引脚、广泛的中断功能和片上程序结合在一起以及数据存储空间。

ADSP-2191M体系结构与ADSP-218x系列的DSP代码兼容。尽管这些体系结构是兼容的，但ADSP-2191M体系结构比ADSP-218x体系结构有许多增强。对计算单元、数据地址生成器和程序序列器的增强使ADSP-2191M更加灵活，甚至更易于编程。

间接寻址选项提供了寻址灵活性—无需更新的预修改、由立即8位、两个补码值和基址寄存器进行的预修改和后修改，以便更容易地实现循环缓冲。

ADSP-2191M集成了64K字的片上存储器，配置为32K字（24位）的程序RAM和32K字（16位）的数据RAM。还提供断电电路以降低功耗。ADSP-2191M提供144铅LQFP和144球迷你BGA封装。

采用高速低功耗CMOS工艺制造ADSP-2191M以6.25ns的指令周期时间（160MIPS）运行。除单字指令外，所有指令都在一个处理器中执行。

ADSP-2191M灵活的体系结构和全面的指令集支持多个并行操作。例如，在一个处理器周期内，ADSP-2191M可以：

•为下一个指令获取生成一个地址

•获取下一条指令

•执行一次或两次数据移动

•更新一个或两个数据地址指针

•执行计算操作

这些操作在处理器继续：

•通过两个串行端口接收和传输数据

•从主机接收和/或传输数据

•通过UART接收或传输数据

•通过两个SPI端口接收或传输数据

•通过外部存储器接口访问外部存储器

•减少计时器

DSP核心架构

ADSP-2191M指令集提供灵活的数据移动和多功能（一次计算可移动一个或两个数据）指令。每个单字指令都可以在一个处理器周期内执行。ADSP-2191M汇编语言使用代数语法，便于编码和可读性。一套全面的开发工具支持程序开发。

第1页的功能框图显示了ADSP-219x核心的体系结构。它包含三个独立的计算单元：ALU、乘法器/累加器（MAC）和移位器。计算单元处理来自寄存器文件的16位数据，并具有支持多精度计算的规定。ALU执行一组标准的算术和逻辑操作；也支持除法原语。MAC执行单周期乘法、乘法/加法和乘法/减法运算。MAC有两个40位累加器，有助于溢出。移位器执行逻辑和算术移位、规范化、非规范化和派生指数运算。移位器可以有效地实现数字格式控制，包括多字和块浮点表示。

寄存器使用规则影响输入和结果在计算单元中的位置。对于大多数操作，计算单元的数据寄存器充当数据寄存器文件，允许任何输入或结果寄存器向任何单元提供用于计算的输入。对于反馈操作，计算单元让任何单元的输出（结果）在下一个周期输入到任何单元。对于条件指令或多功能指令，存在数据寄存器可以提供输入或从每个计算单元接收结果的限制。有关更多信息，请参阅ADSP-219x DSP指令集参考。

强大的程序序列器控制指令执行的流程。sequencer支持条件跳转、子例程调用和低中断开销。使用内部循环计数器和循环堆栈，ADSP-2191M以零开销执行循环代码；维护循环不需要显式跳转指令。

两个数据地址生成器（DAG）为同时从数据内存和程序内存获取双操作数提供地址。每个DAG维护和更新四个16位地址指针。每当指针用于访问数据（间接寻址）时，它都会被四个可能的修改寄存器之一的值预先或事后修改。长度值和基址可以与每个指针相关联，以实现循环缓冲区的自动模寻址。DAG中的页寄存器允许在256个内存页的64K字边界内进行循环寻址，但这些缓冲区不能跨越页边界。辅助寄存器复制DAG中的所有主寄存器；主寄存器和辅助寄存器之间的切换提供了快速的上下文切换。

通过使用内部总线，在核心中实现高效的数据传输：

•程序存储器地址（PMA）总线

•程序存储器数据（PMD）总线

•数据存储器地址（DMA）总线

•数据存储数据（DMD）总线

•DMA地址总线

•DMA数据总线

两条地址总线（PMA和DMA）共享一条外部地址总线，允许存储器在片外扩展，两条数据总线（PMD和DMD）共享一条外部数据总线。启动内存空间和I/O内存空间也共享外部总线。

程序存储器可以同时存储指令和数据，允许ADSP-2191M在一个周期内提取两个操作数，一个来自程序存储器，一个来自数据存储器。DSP的双存储器总线还允许ADSP-219x内核在一个周期内从数据存储器中获取一个操作数，并从程序存储器中获取下一条指令。

DSP外设体系结构

第1页的功能框图显示了DSP的片上外围设备，包括外部存储器接口、主机端口、串行端口、SPI兼容端口、UART端口、JTAG测试和仿真端口、定时器、标志和中断控制器。这些片上外围设备可以连接到片外设备，如图1所示。

ADSP-2191M有一个16位主机端口，具有DMA功能，允许外部主机访问片上内存。这个24针并行端口由16针多路数据/地址总线组成，提供低服务开销的数据移动能力。可配置为8位或16位，这个端口提供了一个无胶接口到各种8位和16位微控制器。两个芯片选择为主机提供对DSP整个存储器映射的访问。数字信号处理器可以通过这个端口启动。

ADSP-2191M还具有一个外部内存接口，由DSP核心、DMA控制器和支持DMA的外围设备共享，这些外围设备包括UART、SPORT0、SPORT1、SPORT2、SPI0、SPI1和主机端口。外部端口由16位数据总线、22位地址总线和控制信号组成。数据总线可配置为向外部存储器提供8位或16位接口。对字打包的支持允许DSP从外部存储器访问16位或24位字，而不管外部数据总线的宽度如何。当配置为8位接口时，未使用的8条线提供8条可编程的双向通用可编程标志线，其中6条可映射到软件状态信号。

内存DMA控制器允许ADSP-2191M在内存空间之间移动数据和指令：内部到外部、内部到内部和外部到外部。片上外设也可以使用这个控制器进行DMA传输。

ADSP-2191M可以在任何给定时间响应多达17个中断：三个内部（堆栈、模拟器内核和关机）、两个外部（模拟器和重置）和十二个用户定义（外围）中断。程序员将外设分配给12个用户定义的中断中的一个。中断服务的每个外设的优先级由这些分配决定。

ADSP-2191M上有三个串行端口，提供完整的同步、全双工串行接口。此接口包括硬件中的可选压缩，以及各种opera的帧或无帧数据传输和接收模式-行动。每个串行端口可以发送或接收内部或外部可编程串行时钟和帧同步。每个串行端口支持128通道时分复用。

ADSP-2191M提供多达16个通用I/O引脚，可编程为输入或输出。其中八个引脚是专用的通用可编程标志引脚。其他8个是多功能管脚，当DSP连接到8位外部数据总线时充当通用I/O管脚，当DSP连接到16位外部数据总线时充当上部8个数据管脚。这些可编程的标志管脚可以实现边缘或电平敏感的中断，其中一些可以用来作为执行条件指令的基础。

三个可编程间隔定时器产生周期性中断。每个定时器可单独设置为在以下三种模式之一下工作：

•脉冲波形生成模式

•脉冲宽度计数/捕获模式

•外部事件监视程序模式

每个定时器有一个双向管脚和四个实现其操作模式的寄存器：7位配置寄存器、32位计数寄存器、32位周期寄存器和32位脉冲宽度寄存器。一个状态寄存器支持所有三个定时器。每个定时器的配置寄存器中的一个位独立于其他定时器来启用或禁用相应的定时器。

存储器结构

ADSP-2191M数字信号处理器提供64K字的片上SRAM存储器。该存储器被分成4个16K块，位于DSP存储器映射中的存储器页0上。除了内部和外部内存空间，ADSP-2191M可以解决两个额外的和独立的片外内存空间：I/O空间和引导空间。

如图2所示，DSP的两个内部内存块填充了第0页的所有内容。整个DSP内存映射由256页（0-255页）组成，每页长64K字。

外部存储器空间由四个存储器组（组0-3）组成，并支持多种SRAM存储器设备。每个库都可以使用内存选择管脚（MS3-0）进行选择，并且具有可配置的页面边界、等待状态和等待状态模式。

片上引导ROM的1K字填充在255页的顶部，其余254页可在片外寻址。I/O内存页与外部内存页的不同之处在于，I/O页的长度为1K字，外部I/O页有自己的选择管脚（IOM）。I/O内存空间的第0-7页位于芯片上，包含外围设备的配置寄存器。核心外设和支持DMA的外设都可以访问DSP的整个内存映射。

内部（片上）存储器

ADSP-2191M的统一程序和数据存储空间由16M个位置组成，可通过两条24位地址总线PMA和DMA总线访问。数字信号处理器稍微使用为每个总线生成24位地址的不同机制。DSP有三个功能，支持访问完整的内存映射。

•DAG生成24位地址，用于从整个DSP内存地址范围获取数据。由于DAG索引（地址）寄存器的宽度为16位，并且保持地址的低16位，因此每个DAG都有自己的8位页寄存器（DMPGx）来保持最有效的8位地址位。在DAG生成地址之前，程序必须将DAG的DMPGx寄存器设置为适当的内存页。

•程序序列器生成指令获取的地址。对于相对寻址指令，程序序列器基于24位程序计数器（PC）上的相对跳转、调用和循环地址。在直接寻址指令（双字指令）中，指令提供24位立即地址值。PC允许24位地址范围的线性寻址。

•对于使用16位DAG地址寄存器作为部分分支地址的间接跳转和调用，程序序列器依赖于8位间接跳转页（IJPG）寄存器来提供最有效的8个地址位。在跨页跳转或调用之前，程序必须将程序序列器的IJPG寄存器设置为适当的内存页。

ADSP-2191M有1K字的片上ROM，用于保存引导程序。如果选择了外设引导，则DSP开始从片上引导ROM执行指令，从所选外设开始引导过程。有关更多信息，请参阅第11页的“引导模式”。

外部（片外）存储器

每个ADSP-2191M的片外存储器空间都有一个单独的控制寄存器，因此应用程序可以为每个空间配置唯一的访问参数。访问参数包括读写等待计数、等待状态完成模式、I/O分时比、写保持时间延长、选通极性和数据总线宽度。核心时钟和外围时钟比率影响外部存储器存取选通宽度。有关更多信息，请参见第11页的“时钟信号”。片外存储器空间为：

•外部内存空间（MS3–0针）

•I/O内存空间（IOMS引脚）

•启动内存空间（BMS引脚）

所有这些片外存储器空间都可以通过外部端口访问，外部端口可以配置为8或16位的数据宽度。

外部内存空间

外部存储器空间由四个存储器组组成。这些库可以包含可配置数量的64K字页面。在重置时，外部存储器的页边界有包含页1-63的Bank0、包含页64-127的Bank1、包含页128-191的Bank2和包含页192-254的Bank3。MS3–0存储组引脚分别选择3–0组。外部存储器接口是字节可寻址的，对8个MSBs的DSP程序地址进行解码，以选择四个列中的一个。ADSP-219x内核和支持DMA的外设都可以访问DSP的外部存储器空间。

I/O内存空间

ADSP-2191M支持称为I/O内存空间的额外外部内存。该空间设计用于支持与外围设备（如数据转换器和外部寄存器）或总线接口ASIC数据寄存器的简单连接。I/O空间总共支持256K个位置。前8K个地址是为片上外设保留的。较高的248K地址可用于外部外围设备。DSP的指令集提供访问I/O空间的指令。这些指令使用由8位I/O页（IOPG）寄存器和指令中提供的10位立即值组合而成的18位地址。ADSP-219x内核和主机（通过主机端口接口）都可以访问I/O内存空间。

启动内存空间

启动内存空间由一个63页的片外存储库组成。BMS存储器组引脚选择引导存储器空间。ADSP-219x内核和支持DMA的外设都可以访问DSP的片外引导内存空间。复位后，DSP总是从片上引导ROM开始执行指令。根据引导配置，引导ROM代码可以从引导存储器开始引导DSP。有关更多信息，请参阅第11页的“引导模式”。

中断

中断控制器允许DSP以最小的开销响应17个中断。控制器实现如表1所示的中断优先级方案。应用程序可以使用未分配的插槽进行软件和外围中断。

表2显示了每个外围中断复位时的ID和优先级。为了给外设中断分配不同的优先级，应用程序将新的优先级写入中断优先级控制寄存器中相应的控制位（由它们的ID决定）。外围中断在IMASK和IRPTL寄存器中的位置及其向量地址取决于其优先级，如表1所示。由于IMASK和IRPTL寄存器被限制为16位，因此被分配了11个优先级的任何外围中断都被别名到这些寄存器中的最低优先级位位置（15）并共享向量地址0x00 01E0。

中断例程可以嵌套优先级更高的中断，也可以按顺序处理。中断可以用IMASK寄存器屏蔽或屏蔽。单个中断请求与IMASK中的位进行逻辑和运算；然后选择最高优先级的无掩码中断。模拟、掉电和复位中断在IMASK寄存器中是不可屏蔽的，但是软件可以使用DIS INT指令来屏蔽掉电中断。

中断控制（ICNTL）寄存器控制中断嵌套，并全局启用或禁用中断。

通用可编程标志（PFx）管脚可以配置为输出，可以实现软件中断，并且（作为输入）可以实现硬件中断。可编程标志引脚中断可配置为电平敏感、单边缘敏感或双边缘敏感操作。

IRPTL寄存器用于强制和清除中断。片上堆栈保留处理器状态，并在中断处理期间自动维护。为了支持中断、循环和子程序嵌套，PC堆栈有33层深，循环堆栈有8层深，状态堆栈有16层深。为了防止堆栈溢出，如果PC堆栈低于三个满位置或高于28个满位置，PC堆栈可以生成堆栈级中断。

以下指令全局启用或禁用中断服务，而不管IMASK的状态如何。

内景；

显示；

复位时，中断服务被禁用。

为了快速维修中断，存在一组DAG和计算寄存器。在主寄存器和辅助寄存器之间切换，使程序能够快速服务中断，同时保持DSP的状态。

DMA控制器

ADSP-2191M有一个DMA控制器，它支持自动数据传输，而DSP核心的开销最小。周期窃取DMA传输可以发生在ADSP-2191M的内部存储器与其任何支持DMA的外围设备之间。另外，DMA传输可以在任何支持DMA的外围设备和连接到外部存储器接口的外部设备之间完成。支持DMA的外围设备包括主机端口、运动、SPI端口和UART。每个支持DMA的外设都有一个专用的DMA信道。为了描述每个DMA序列，DMA控制器使用一组称为DMA描述符的参数。当需要连续的DMA序列时，这些DMA描述符可以链接在一起，因此一个DMA序列的完成会自动启动并启动下一个序列。DMA序列不争用DSP核进行总线访问；而是DMA“偷取”周期来访问内存。

所有DMA传输使用第1页功能框图中所示的DMA总线。由于所有外设都使用同一总线，因此需要对DMA总线访问进行仲裁。DMA总线访问的仲裁如表4所示。

主机端口

ADSP-2191M的主机端口用作外部主机外部总线上的从机。主机端口接口允许主机读取或写入DSP的内存空间、引导空间或内部I/O空间。主机的例子包括外部微控制器、微处理器或asic。

主机端口是一个多路地址和数据总线，它提供8位和16位数据路径，并使用异步传输协议进行操作。通过这个端口，片外主机可以直接访问DSP的整个内存空间映射、引导内存空间和内部I/O空间。为了访问DSP的内部内存空间，主机每次从DSP访问时会窃取一个周期。对DSP外部存储器的主机访问使用外部端口接口，并且不会暂停（或窃取）DSP核心的周期。因为主机可以访问内部I/O内存空间，所以主机可以控制任何DSP的I/O映射外围设备。

当使用DSP作为从机时，主机端口是最有效的，并且使用DMA自动增加这些访问的地址。在这种情况下，不必每次数据传输都从主机传输地址。

主机端口确认（HACK）模式

主机端口支持多种模式（或协议）以生成主机的黑客输出。主机使用HACK-P和HACK-pins选择ACK或Ready模式。主机端口还支持两种地址控制模式：地址锁存启用（ALE）和地址周期控制（ACC）模式。这个DSP从HALE和HWR输入自动检测ALE对ACC模式。

主机端口黑客信号极性选择（仅在重置时）为高激活或低激活，这取决于黑客引脚上驱动的值。黑客极性作为只读位存储在主机端口配置寄存器中。

DSP使用HACK向主机指示何时完成访问。对于读事务，当读缓冲区中存在有效数据且主机端口不忙于执行写操作时，主机可以继续并完成访问。对于写事务，主机可以在写缓冲区未满且主机端口未忙于执行写操作时完成访问。

主机端口配置寄存器HPCR[7:6]中的两个模式位定义黑客线路的功能。HPCR6在重置时根据HACK和HACK_P管脚驱动的值初始化（如表5所示）；HPCR7在重置时始终清除（0）。通过对主机端口配置寄存器的写访问重置后，可以修改HPCR[7:6]。

HPCR[7:6]选择的功能模式如下（假设激活高信号）：

•确认模式-频闪灯上的确认处于激活状态；从频闪灯的前缘开始，HACK变高，以指示何时可以完成访问。主机采样黑客活动后，可以通过移除选通来完成访问，然后主机端口移除黑客。

•就绪模式-Ready active on strobes，在访问期间变低以插入waitstate。如果主机端口无法完成访问，它将取消对HACK/Ready行的评估。在这种情况下，主机必须通过保持strobe断言来扩展访问。当主机对所断言的黑客进行采样时，它可以通过解除选通来继续并完成访问。

当处于地址周期控制（ACC）模式和ACK或Ready确认模式时，HACK对于任何地址周期都返回active。

主机端口芯片选择

有两个与主机端口相关联的芯片选择信号：HCMS和HCIOM。主机芯片存储器选择（HCMS）允许主机选择DSP并直接访问DSP的内部/外部存储器空间或引导存储器空间。主机芯片I/O存储器选择（HCIOMS）允许主机选择DSP并直接访问DSP的内部I/O存储器空间。

在开始直接访问之前，主机配置主机端口接口寄存器，指定外部数据总线（8位或16位）的宽度和目标地址页（在IJPG寄存器中）。在访问期间，DSP根据目标地址生成所需的存储器选择信号。主机端口接口将来自一个、两个或三个连续主机访问（最多一个24位值）的数据组合到单个DMA总线访问中，以预取主机直接读取或后直接写入。在汇编较大的字时，主机端口接口为每个不开始读取或完成写入的字节访问断言ACK。否则，主机端口接口在成功完成内存访问时断言ACK。

数字信号处理器串行端口（运动型）

ADSP-2191M包含三个完整的同步串行端口（SPORT0、SPORT1和SPORT2），用于串行和多处理器通信。运动支持以下功能：

•双向操作每个运动都有独立的发送和接收管脚。

•双缓冲发送和接收端口每个端口都有一个数据寄存器，用于在存储器之间传输数据字，并有移位寄存器，用于将数据移入和移出数据寄存器。

•每个发送和接收端口的时钟可以使用外部串行时钟（40 MHz）或产生自己的频率范围从19 Hz到40 MHz。•字长每项运动都支持以Big Endian（MSB）或Little Endian（LSB）格式传输长度为3至16位的串行数据字。•帧化每个发送和接收端口可以在每个数据字有或没有帧同步信号的情况下运行。帧同步信号可以在内部或外部产生，也可以是高电平或低电平，可以是两个脉冲宽度中的一个，也可以是早帧同步或晚帧同步。

•硬件中的压扩每个运动可以根据ITU建议G.711执行A律或μ律压扩。压扩可以在运动的发射和/或接收信道上选择，而无需额外的延迟。

•DMA操作具有单周期开销，每个运动可以自动接收和发送多个存储器数据缓冲区，每个DSP周期一个数据字。无论是数字信号处理器的核心或主机处理器都可以链接或链运动和内存之间的DMA传输序列。链式DMA可以通过设置链式的DMA描述符（DMA传输参数）动态分配和更新。•中断每个发送和接收端口在完成数据字的传输或通过DMA系统。

•多通道能力每项运动都支持H.100标准。

串行外围接口（SPI）端口

DSP有两个SPI兼容端口，使DSP能够与多个SPI兼容设备通信。这些端口与SPORT2多路复用，因此SPORT2或SPI端口都处于活动状态，具体取决于硬件重置期间OPMODE管脚的状态。

SPI接口使用三个管脚来传输数据：两个数据管脚（主输出从机输入、MOSIx和主输入从机输出，MISOx）和一个时钟管脚（串行时钟，SCKx）。两个SPI芯片选择输入引脚（SPISSx）让其他SPI设备选择DSP，14个SPI芯片选择输出引脚（SPIxSEL7–1）让DSP选择其他SPI设备。SPI选择管脚是重新配置的可编程标志管脚。使用这些管脚，SPI端口提供全双工、同步串行接口，支持主从模式和多主环境。

每个SPI端口的波特率和时钟相位/极性都是可编程的（SPI时钟率计算见下面的公式），每个端口都有一个集成的DMA控制器，可配置为支持发送和接收数据流。SPI的DMA控制器在任何给定的时间只能为单向访问提供服务。

在传输过程中，SPI端口通过在其两条串行数据线上串行地移入和移出数据来同时发送和接收数据。串行时钟线同步两条串行数据线上的数据移位和采样。

UART端口

UART端口为另一个外设或主机提供了简化的UART接口。它执行串行数据的全双工异步传输。UART的选项包括支持5-8个数据位；1或2个停止位；无奇偶校验。UART端口支持两种操作模式：

•编程I/O

DSP的核心分别通过写入或读取I/O映射的THR或RBR寄存器来发送或接收数据。数据在发送和接收时都是双缓冲的。

•DMA（直接内存访问）

DMA控制器传输发送和接收数据。这减少了在存储器之间传输数据所需的中断次数和频率。UART有两个专用的DMA信道。这些DMA信道的优先级比大多数DMA信道低，因为它们的服务速率相对较低。

UART的波特率（UART时钟率计算见以下公式）、串行数据格式、错误代码生成和状态以及中断都是可编程的：

•支持的比特率范围为每秒9.5位到5位（80 MHz外围时钟）。

•支持的数据格式为7至12位帧。

•发送和接收状态可配置为向数字信号处理器核心产生可屏蔽中断。

定时器可用于为UART接口提供硬件辅助的自动音频检测机制。

其中D是可编程除数=1到65536。

可编程标志（PFx）引脚

ADSP-2191M有16个双向、通用I/O、可编程标志（PF15–0）引脚。PF7–0引脚专用于通用输入/输出。PF15–8引脚既可以用作通用输入/输出引脚（如果DSP连接到8位外部数据总线），也可以用作数据15–8线（如果DSP连接到16位外部数据总线）。可编程标志管脚具有时钟倍增选择和SPI端口操作的特殊功能。有关更多信息，请参阅第9页的串行外围接口（SPI）端口和第11页的时钟信号。十个存储器映射寄存器控制可编程标志引脚的操作：

•标志方向寄存器指定每个PFx管脚作为输入或输出的方向。

•标志控制和状态寄存器

指定要在每个单独的PFx输出管脚上驱动的值。作为输入，软件可以根据在这个寄存器中捕获的单个PFx输入管脚的值来预测指令的执行。一个寄存器设置位，一个寄存器清除位。

•标志中断屏蔽寄存器

启用和禁用每个单独的PFx引脚作为对DSP核心的中断。一个寄存器设置位以启用中断功能，一个寄存器清除位以禁用中断功能。输入PFx管脚用作硬件中断，输出PFx管脚用作软件中断，锁存在IMASK和IRPTL寄存器中。

•标记中断极性寄存器

为每个单独的PFx引脚的中断灵敏度指定极性（有效高或低）。

•标志灵敏度寄存器

指定单个PFx管脚是水平敏感还是边缘敏感，并指定边缘敏感是仅对信号的上升边缘敏感还是同时对信号的上升和下降边缘敏感。一个寄存器选择灵敏度的类型，一个寄存器选择哪些边对于边缘灵敏度是重要的。

低功率运行

ADSP-2191M有四个低功耗选项，当设备在待机状态下运行时，可以显著降低功耗。为了进入这些模式中的任何一种，DSP执行空闲指令。ADSP-2191M使用PLLCTL寄存器中的PDWN、STOPCK和STOPALL位的配置，在DSP执行空闲时在低功耗模式之间进行选择。根据模式的不同，空闲会在不同的模式下关闭到DSP不同部分的时钟。低功率模式有：

•闲置

•降低堆芯功率

•关闭核心/外围设备电源

•全部断电

空闲模式

当ADSP-2191M处于空闲模式时，DSP核停止执行指令，保留指令管道的内容，并等待中断。核心时钟和外围时钟继续运行。

为了进入空闲模式，DSP可以在代码中的任何地方执行空闲指令。为了退出空闲模式，DSP响应中断并且（在两个延迟周期之后）在空闲之后用指令恢复执行指令。

掉电堆芯模式

当ADSP-2191M处于掉电核心模式时，数字信号处理器核心时钟关闭，但数字信号处理器保留管道的内容并保持锁相环运行。外设总线继续运行，让外设接收数据。

要进入掉电核心模式，DSP在执行以下任务后执行空闲指令：

•进入断电中断服务程序

•检查挂起的中断和I/O服务例程

•清除PLLCTL寄存器中的PDWN位（=0）

•清除（0）PLLCTL寄存器中的STOPALL位•设置（1）PLLCTL寄存器中的STOPCK位

为了退出掉电核心模式，DSP响应一个中断，并且（在两个延迟周期之后）在空闲之后用指令恢复执行指令。

关闭核心/外围设备模式

当ADSP-2191M处于掉电核心/外围设备模式时，DSP核心时钟和外围总线时钟关闭，但DSP保持PLL运行。DSP不保留指令管道的内容，外设总线停止，外设无法接收数据。

要进入断电核心/外围设备模式，DSP在执行以下任务后执行空闲指令：

•进入断电中断服务程序

•检查挂起的中断和I/O服务例程

•清除PLLCTL寄存器中的PDWN位（=0）

•在PLLCTL寄存器中设置（=1）STOPALL位

为了退出掉电核心/外围设备模式，DSP响应一个唤醒事件，并且（在5到6个延迟周期之后）在空闲之后用指令恢复执行指令。

关闭所有模式

当ADSP-2191M处于全断电模式时，DSP核心时钟、外围时钟和PLL都将停止。DSP不保留指令管道的内容。外设总线停止，外设无法接收数据。

要进入全部断电模式，DSP在执行以下任务后执行空闲指令：

•进入断电中断服务程序

•检查挂起的中断和I/O服务例程

•在PLLCTL寄存器中设置（=1）PDWN位

为了退出掉电核心/外围设备模式，DSP响应中断并（在500个周期后重新启动PLL）在无所事事。

时钟信号

ADSP-2191M可由晶体振荡器或从外部时钟振荡器导出的缓冲成形时钟进行时钟。如果使用晶体振荡器，则晶体应通过CLKIN和XTAL引脚连接，如图3所示连接两个电容器和一个1 MΩ并联电阻器。电容值取决于晶体类型，应由晶体制造商指定。这种配置应使用并联谐振、基频、微处理器级晶体。

如果使用缓冲的成形时钟，则此外部时钟连接到DSP的CLKIN管脚。在正常运行期间，不能停止、更改或在低于指定频率的情况下操作CLKIN输入。当使用外部时钟时，外部输入必须保持未连接状态。

DSP提供用户可编程的输入时钟的1到32倍增（包括一些小数值），以支持128个外部到内部（DSP核心）时钟比率。MSEL6–0、旁路和DF引脚决定复位时的PLL倍增系数。在运行时，乘法因子可以在软件中控制。图中的上拉电阻器和下拉电阻器的组合设置了6:1的核心时钟比率，该比率从25 MHz输入产生150 MHz的核心时钟。有关其他时钟倍增设置，请参阅ADSP-219x/2191 DSP硬件参考。外围时钟被提供给CLKOUT引脚。

ADSP-2191M的所有片上外围设备都以外围时钟设置的速率工作。外围时钟要么等于核心时钟速率，要么等于DSP核心时钟速率的一半。此选择由PLLCTL寄存器中的IOSEL位控制。最大核心时钟为160兆赫，最大外围时钟为80兆赫。输入时钟与核心/外围时钟比率的组合不得超过这些限制。

重置

重置信号启动ADSP-2191M的主重置。重置信号必须在通电顺序期间进行断言，以确保正确初始化。初始通电期间的复位必须保持足够长的时间，以使内部时钟稳定。

通电顺序被定义为晶体振荡器电路在有效的VDD应用到处理器后稳定所需的总时间，以及内部锁相环（PLL）锁定到特定晶体频率所需的总时间。至少100微秒可确保锁相环已锁定，但不包括晶体振荡器的启动时间。在此通电顺序中，复位信号应保持在低位。在随后的任何重置中，重置信号必须满足最小脉冲宽度规格tWRST。

复位输入包含一些滞后。如果使用RC电路产生复位信号，电路应使用外部施密特触发器。

主重置将所有内部堆栈指针设置为空堆栈条件，屏蔽所有中断，并将所有寄存器重置为其默认值（如果适用）。当RESET被释放时，如果没有挂起的总线请求并且芯片被配置为引导，则执行引导加载序列。程序控制跳到片上引导ROM的位置（0xFF 0000）。

电源

ADSP-2191M具有独立的内部（VDDINT）和外部（VDDEXT）电源连接。内部电源必须满足2.5 V的要求。外部电源必须连接到3.3 V电源。所有外部电源引脚必须连接到同一电源。

通电顺序

两个电源一起通电，提供VDDEXT和VDDINT。如果无法同时通电，请先通电内部（核心）电源（先通电核心电源）以降低闭锁事件的风险。

启动模式

ADSP-2191M有五种机制（见表6），用于在复位后自动加载内部程序存储器。还支持两种无引导模式。

采样的操作模式BMODE1和BMODE0管脚在硬件复位期间，复位配置寄存器中的三位实现这些模式：

•从存储器外部16位执行位于引导ROM存储器空间中的存储器引导例程执行引导存储器空间地址0x010000处的引导流格式化程序，将16位外部数据打包成24位内部数据。外部端口接口配置为默认时钟倍增（128）和读取等待状态（7）。

•从EPROM引导位于引导ROM内存空间的EPROM引导例程获取位于引导内存空间物理地址0x00 0000的引导流格式化程序，将8位或16位外部数据打包成24位内部数据。外部端口接口配置为默认时钟倍增（32）和读取等待状态（7）。

•从主机引导（8位或16位）主机将引导流格式的程序下载到内部或外部内存。主机的引导程序位于内部ROM内存空间，使用第0页程序内存的前16个位置和第0页数据内存的前272个位置。

内部引导ROM设置信号量A（主机端口内的IO寄存器），然后轮询，直到信号量重置。一旦检测到，内部引导ROM将把中断向量表重新映射到第0页内部存储器，并跳转到地址0x00 0000内部存储器。从主机接口的角度来看，外部主机可以完全控制DSP的内存映射。主机可以直接写入内部存储器、外部存储器和内部I/O存储器空间。在主机清除信号量寄存器之前，DSP核心的执行被延迟。这种策略允许主机在程序和数据代码中启动时具有最大的灵活性，这取决于程序员。

•从内存外部执行8位（无引导）-执行从外部内存空间的第1页开始，将8位或16位外部数据打包为24位内部数据。外部端口接口配置为默认时钟倍增（128）和读取等待状态（7）。

•从UART引导主机使用autobaud握手序列下载引导流格式的程序。主机代理在UART的时钟功能内选择波特率。硬件复位后，DSP的UART期望RXD管脚上有一个0xAA字符（八位数据、一个起始位、一个停止位、没有奇偶校验位）来确定比特率；然后用一个OK字符串进行应答。一旦主机接收到这个OK，它就不需要进一步握手就可以下载启动流。UART启动例程位于内部ROM内存空间中，使用第0页程序内存的前16个位置和第0页数据内存的前272个位置。•从SPI启动，最多4K位SPI0端口使用SPI0SEL1（重新配置的PF2）输出引脚选择单个串行EEPROM设备，在地址0x00提交读取命令，并开始将连续数据计时到内部或外部存储器。仅使用小于等于4K位（12位地址范围）的SPI兼容EEPROM。位于内部ROM存储器空间中的SPI0引导例程使用第0页程序存储器的前16个位置和第0页数据存储器的前272个位置执行引导流格式的程序。SPI引导配置首先是SPIBAUD0=60（十进制）、CPHA=1、CPOL=1、8位数据和MSB。

•从SPI引导，从大于4K位到512K位，SPI0端口使用SPI0SEL1（重新配置的PF2）输出引脚选择单个串行EEPROM设备，在地址0x00提交读取命令，并开始将连续数据计时到内部或外部存储器。仅使用SPI兼容的EEPROM，其容量≥4K位（16位地址范围）。SPI0启动例程位于内部ROM内存空间，使用页面0程序内存的前16个位置和页面0数据内存的前272个位置执行引导流格式的程序。

如表6所示，OPMODE管脚具有双重作用，在复位期间充当引导模式选择，并在运行时确定SPORT或SPI操作。如果重置时的OPMODE pin与运行时应用程序所需的相反，则应用程序需要在运行时适当设置OPMODE位，然后才能使用相应的外围设备。

巴士申请及巴士批款

ADSP-2191M可以将数据和地址总线的控制权交给外部设备。当外部设备需要访问总线时，它会断言总线请求（BR）信号。（BR）信号通过核心和外围请求进行仲裁。外部总线请求的优先级最低。如果没有其他内部请求挂起，则将授予外部总线请求。由于同步器和仲裁延迟，总线授权将提供至少三个外围时钟延迟。ADSP-2191M DSP将通过以下方式响应总线授权：

•三个表示数据和地址总线以及MS3–0、BMS、IOM、RD和WR输出驱动程序。

•断言总线授权（BG）信号。

如果总线被授予外部设备，并且向外部通用或外围存储器空间发出指令获取或数据读/写请求，ADSP-2191M将停止程序执行。如果一条指令需要两次外部内存读取访问，则不会在两次访问之间授予总线请求。如果指令需要外部存储器读取和外部存储器写入访问，则可以在两个访问之间授予总线。可以配置外部内存接口，以便核心独占使用该接口。DMA和总线请求将被批准。当外部设备释放BR时，DSP释放BG并从停止点开始继续程序执行。

总线请求功能始终工作，即使在DSP启动和复位激活时也是如此。

ADSP-2191M在准备启动另一个外部端口访问时断言BGH管脚，但由于总线先前已被授予，因此被延迟。该机制可以扩展到定义更复杂的仲裁协议，以实现更精细的多主系统。

指令集说明

ADSP-2191M汇编语言指令集有一个代数语法，其设计便于编码和可读性。汇编语言充分利用了处理器独特的体系结构，具有以下优点：•ADSP-219x汇编语言语法是ADSP-218x系列语法的超集，与源代码兼容（两个数据寄存器和DAG基址寄存器除外）。可能需要重新构造ADSP-218x程序，以适应ADSP-2191M的统一内存空间并符合其中断矢量图。•代数语法无需记住神秘的汇编助记符。例如，典型的算术加法指令（如AR=AX0+AY0）类似于一个简单的等式。

•除两条指令外，每条指令都汇编成一个24位字，可以在一个指令周期内执行。例外情况是两个双字指令。一个将16位或24位即时数据写入内存，另一个是指令中指定的24位地址的绝对跳转/调用。

•多功能指令允许在一个指令周期内并行执行算术、MAC或移位指令，最多两次取数或一次写入处理器内存空间。

•程序流指令支持更广泛的有条件和无条件跳转/调用以及更大的一组条件，条件指令的执行基于这些条件。

开发工具

ADSP-2191M支持一整套软件和硬件开发工具，包括模拟设备模拟器和VisualDSP++开发环境。支持其他ADSP-219x DSP的模拟器硬件也完全模拟ADSP-2191M。

VisualDSP++项目管理环境允许程序员开发和调试应用程序。该环境包括一个易于使用的汇编程序，它是基于代数语法的；存档器（库管理员/库生成器）、链接器、加载器、循环精确指令级模拟器、C/C++编译器和C/C++运行时库，其中包括DSP和数学函数。这些工具的两个关键点是：

编译ADSP-219X C/C++代码效率

编译器已经开发了用于将C/C++代码有效地翻译为ADSP-219X程序集。DSP具有结构特点，提高了编译C/C++代码的效率。

•ADSP-218x系列代码兼容性汇编程序具有传统功能，以便于将现有ADSP-218x应用程序转换为ADSP-219x。

用VisualDSP++调试程序调试C/C++和汇编程序，程序员可以：查看混合C/C++和汇编代码（交错源和对象信息）

•插入断点

•在寄存器、内存和堆栈上设置条件断点

•跟踪指令执行•执行程序执行的线性或统计分析

•填充、转储和以图形方式绘制内存内容

•源代码级调试

•创建自定义调试器窗口

VisualDSP++IDE允许程序员定义和管理DSP软件开发。它的对话框和属性页允许程序员配置和管理所有ADSP-219x开发工具，包括VisualDSP++编辑器中的语法突出显示。这种能力允许：

•控制开发工具如何处理输入和生成输出。

•与工具的命令行开关保持一对一的通信。

模拟设备DSP仿真器利用ADSP-2191M处理器的IEEE 1149.1jtag测试接入端口，在仿真过程中对目标板处理器进行监控。模拟器提供全速模拟，允许检查和修改内存、寄存器和处理器堆栈。通过使用处理器的JTAG接口确保了非侵入式电路内仿真。仿真程序不会影响目标系统的加载或定时。

除了模拟设备提供的软件和硬件开发工具外，第三方还提供了一系列支持ADSP-219x处理器系列的工具。硬件工具包括ADSP-219x PC插件卡。第三方软件工具包括DSP库、实时操作系统和框图设计工具。

设计与模拟器兼容的DSP板（目标）

白山数字信号处理器（模拟设备公司的产品线）系列模拟器是每个数字信号处理器开发人员测试和调试硬件和软件系统所需要的工具。模拟设备在每个JTAG DSP上提供了IEEE 1149.1jtag测试访问端口（TAP）。模拟器使用TAP访问DSP的内部特性，允许开发人员加载代码、设置断点、观察变量、观察内存和检查寄存器。为了发送数据和命令，必须停止DSP，但是一旦模拟器完成了操作，DSP系统将被设置为全速运行，而不会影响系统计时。

要使用这些模拟器，目标的设计必须包括模拟设备JTAG DSP和自定义DSP目标板上的仿真头之间的接口。

目标板标题

模拟设备JTAG DSP的模拟器接口是一个14针头，如图4所示。客户必须在目标板上提供此头以便与仿真器通信。界面由标准双排0.025“方柱头组成，设置间距为0.1”0.1“，最小柱长为0.235”。插脚3是防止pod向后插入的关键位置。这个针必须夹在目标板上。

此外，还必须考虑收割台周围的间隙（长度、宽度和高度）。在收割台的长度和宽度周围留出至少0.15”和0.10”的间隙，并保留高度间隙以连接和分离pod连接器。

如图4所示，报头上有两组信号。有用于仿真目的的标准JTAG信号TMS、TCK、TDI、TDO、TRST和EMU（通过模拟器）。还有可选用于板级（边界扫描）测试的次级JTAG信号BTM、BTCK、BTDI和BTRST。

当仿真器未连接到此报头时，如图5所示，在BTM、BTCK、BTRST和BTDI之间放置跳线。这使JTAG信号保持在正确的状态，以允许DSP自由运行。将仿真器连接到JTAG报头时，请移除所有跳线。

TAG模拟器吊舱连接器

图6详细说明了14针目标端JTAG吊舱连接器的尺寸。图7显示了目标板页眉的“禁止入内”区域。保持区域允许pod连接器正确地固定在目标板收割台上。该电路板区域不应包含任何组件（芯片、电阻器、电容器等）。尺寸参考0.25“方柱销的中心。

管脚功能说明

ADSP-2191M管脚定义见表7。所有ADSP-2191M输入都是异步的，可以异步断言为CLKIN（或TCK为TRST）。

将未使用的输入连接或拉至VDDEXT或GND，ADDR21–0、数据15–0、PF7-0除外，以及具有内部上拉或下拉电阻器（TRST、BMODE0、BMODE1、OPMODE、BYPASS、TCK、TMS、TDI和RESET）的输入-这些别针可以保持浮动。这些引脚有一个逻辑电平保持电路，防止输入在内部浮动。

表的类型列中出现以下符号：G=接地，I=输入，O=输出，P=电源，T=三态。

功耗

利用表8中的操作与电流信息，设计人员可以估算ADSP-2191M的内部电源（VDDINT）特定应用的输入电流，根据表8下的IDDINT计算公式。

定时规格

本节包含用于DSP外部信号的定时信息。使用给出的确切信息。不要试图从其他信息的加减运算中导出参数。虽然加法或减法会对单个设备产生有意义的结果，但本数据表中给出的值反映了统计变化和最坏情况。因此，不能有意义地添加参数以获得更长的时间。

开关特性指定处理器如何更改其信号。无法控制此定时；处理器外部的电路必须设计为与这些信号特性兼容。开关特性指示处理器在给定情况下将做什么。切换特性还可用于确保连接到处理器（例如存储器）的设备的任何定时要求得到满足。

时间要求适用于由处理器外部电路控制的信号，如用于读取操作的数据输入。时序要求保证处理器与其他设备一起正常工作。

时钟输入和时钟输出周期计时

表9和图8描述了时钟和复位操作。当外围时钟速率为核心时钟速率的一半时，CLKIN和时钟乘法器的组合不得选择商业级超过160/80mhz、工业级超过140/70mhz的核心/外围时钟。如果外围时钟速率等于核心时钟速率，则商用和工业级部件的最大外围时钟速率均为80 MHz。外围时钟被提供给CLKOUT引脚。

当从旁路模式切换到PLL模式时，允许512个HCLK循环使PLL稳定。

可编程标志周期定时

表10和图9描述了可编程标志操作。

定时器脉冲宽度调制输出周期定时

表11和图10描述了超时操作。输入信号在“宽度捕获模式”下是异步的，并且具有40 MHz的绝对最大输入频率。

外部端口写入周期计时

表12和图11描述了外部端口写操作。外部端口允许系统以三种方式扩展读/写访问：waitstates、ACK input以及waitstates和ACK的组合。要使用ACK添加等待，DSP必须在EMI时钟的上升沿看到ACK low。ACK low导致DSP等待，并且在ACK变高之后，DSP需要两个EMI时钟周期来完成访问。

外部端口读取周期计时

表13和图12描述了外部端口读取操作。

外部端口总线请求和授予周期计时

表14和图13描述了外部端口总线请求和总线授予操作。

机端口ALE模式写入周期计时

表15和图14描述了地址锁存启用（ALE）模式下的主机端口写入操作。有关ACK、Ready、ALE和ACC模式选择的更多信息，请参阅第8页的主机端口模式说明。

主机端口ACC模式写入周期计时

表16和图15描述了地址周期控制（ACC）模式下的主机端口写入操作。有关ACK、Ready、ALE和ACC模式选择的更多信息，请参阅第8页的主机端口模式说明。

主机端口ALE模式读取周期计时

表17和图16描述了地址锁存启用（ALE）模式下的主机端口读取操作。有关ACK、Ready、ALE和ACC模式选择的更多信息，请参阅第8页的主机端口模式说明。

主机端口ACC模式读取周期计时

表18和图17描述了地址周期控制（ACC）模式下的主机端口读取操作。有关ACK、Ready、ALE和ACC模式选择的更多信息，请参阅第8页的主机端口模式说明。

串行端口

表19和图18描述了运动传输和接收操作，而图19和图20描述了运动帧同步操作。

串行外围接口（SPI）端口主计时

表20和图21描述了SPI端口主操作。

串行外围接口（SPI）端口从计时

表21和图22描述了SPI端口从操作。

通用异步收发器（UART）端口接收和发送定时

图23描述了UART端口的接收和发送操作。最大波特率为HCLK/16。如图23所示，在生成内部UART中断和外部数据操作之间存在一些延迟。在UART的数据传输速率下，这些延迟可以忽略不计。

JTAG测试与仿真端口定时

表22和图24描述了JTAG端口操作。

输出驱动电流

图25显示了ADSP-2191M输出驱动器的典型I-V特性。这些曲线表示输出驱动器的电流驱动能力与输出电压的函数关系。

功耗

总功耗有两个部分，一个是由于内部电路，另一个是由于外部输出驱动器的切换。内部功耗取决于指令执行序列和所涉及的数据操作数。

总功耗的外部分量是由输出引脚的切换引起的。其大小取决于：

•每个周期内切换的输出引脚数量（O）

•开关的最大频率（f）

•它们的负载电容（C）•它们的电压摆动（VDD），并通过以下公式计算。

负载电容包括处理器的封装电容（CIN）。开关频率包括驱动负载升高然后再降低。地址和数据管脚可以以1/（2tCK）的最大速率高速和低速驱动。写入选通可以以1/tCK的频率切换每个周期。选择引脚开关在1/（2tCK），但选择可以打开每个周期。例如，在以下假设下估计PEXT：

•具有一组外部数据存储器异步RAM（16位）的系统

•使用一个64K16 RAM芯片，负载为10 pF•最大外围速度CCLK=80 MHz，HCLK=80 MHz

•外部数据存储器写入每隔一个周期发生一次，速率为1/（4TCLK），50%的管脚切换

•总线周期时间为80 MHz（tHCLK=12.5 nsec）

如表23所示，为可驱动的每类管脚计算PEXT方程。

现在，可以通过使用以下公式添加典型内部功耗来计算这些条件下的典型功耗。

其中：

•来自表23额外的

•使用第41页功耗中列出的计算IDDINT 2.5 V。

请注意，导致最坏情况的PEXT的条件与导致最坏情况的PINT的条件不同。当100%的输出管脚从所有1切换到所有0时，不能出现最大管脚数。还要注意的是，应用程序同时切换100%甚至50%的输出并不常见。

试验条件

测试DSP的输出启用、禁用和保持时间。

输出禁用时间

当输出引脚停止驱动，进入高阻抗状态，并开始从其输出的高或低电压衰减时，它们被认为是禁用的。母线上电压衰减-V的时间取决于电容性负载CL和负载电流IL。这个衰减时间可以用下面的方程来近似。

输出禁用时间tDIS是tMEASURED和tDECAY之间的差值，如图26所示。时间tMEASURED是从参考信号切换到输出电压从测量的输出高电压或输出低电压衰减到V的时间间隔。tDECAY是用试验载荷CL和IL计算的，–V等于0.5 V。

输出启用时间

当输出管脚从高阻抗状态过渡到开始驱动时，输出管脚被认为是启用的。输出启用时间tENA是从参考信号达到高或低电压水平到输出达到指定的高或低跳闸点的时间间隔，如输出启用/禁用图（图26）所示。如果启用了多个管脚（如数据总线），则测量值为开始驱动的第一个管脚的测量值。

系统保持时间计算示例

要确定特定系统中的数据输出保持时间，首先使用第41页输出禁用时间的方程式计算tDECAY。选择–V作为ADSP-2191M的输出电压和需要保持时间的设备的输入阈值之间的差。典型的–V为0.4 V。CL为总线总电容（每根数据线），IL为总泄漏或三态电流（每根数据线）。保持时间为tDECAY加上最小禁用时间（即，写入周期的tDATRWH）。

电容性负载

输出延迟和保持基于标准电容负载：所有引脚上50 pF（见图30）。对于额定值50 pF以外的负载，给出的延迟和保持规范应降低1.5 ns/50 pF。图28和图29显示了输出上升时间如何随电容而变化。这些数字还以图形方式显示了输出延迟和保持是如何随负载电容而变化的。（请注意，此图或降额不适用于输出禁用延迟；请参阅第41页的输出禁用时间。）这些图中的图在所示范围之外可能不是线性的。