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特征
集成分数阶锁相环和压控振荡器的I/Q调制器；增益控制范围：47分贝，分步1分贝；输出频率范围：100兆赫至2400兆赫；输出1dB压缩：8dBm，LO=1800MHz；输出IP3:20.5 dBm，LO=1800 MHz；噪声下限：LO=1800 MHz时为-161 dBm/Hz；基带调制带宽：600兆赫（3分贝）；输出频率分辨率：1Hz；SPI和I2C兼容的串行接口电源：5v/380mA。
一般说明
ADRF6755是一种高度集成的正交调制器、频率合成器和可编程衰减器。该设备的工作频率范围从100兆赫到2400兆赫，可用于卫星、蜂窝和宽带通信。
ADRF6755调制器包括一个具有集成VCO的高模分数N频率合成器（频率分辨率小于1Hz）和一个具有1dB步进的47dB数字控制输出衰减器。
所有片上寄存器的控制是通过用户选择的SPI接口或IC接口实现的。该装置从4.75伏到5.25伏的单一电源运行。
I2C接口定时特性
SPI接口定时
绝对最大额定值
高于绝对最大额定值的应力可能会对设备造成永久性损坏。这仅是一个应力额定值；设备在本规范操作章节所述条件或以上任何其他条件下的功能操作并不意味着。长期暴露在绝对最大额定条件下可能会影响设备的可靠性。
典型性能特征
VCC=5 V±5%，工作温度范围=-40°C至+85°C，I/Q输入=0.9 V p-p差分正弦波，在500 mV直流偏压下，REFIN=80 MHz，PFD=40 MHz，基带频率=1 MHz，LOMON关闭，环路带宽（LBW）=100 kHz，电感耦合系数=5毫安，除非另有说明。标称条件定义为25°C、5.00 V和1800 MHz的低频。最坏情况定义为具有最坏情况的温度、电源电压和LO频率。
操作理论
概述
ADRF6755设备可分为以下基本构建块：
•锁相合成器和VCO
•正交调制器
•衰减器
•电压调节器
•IC/SPI接口2
以下各节将详细介绍这些构建基块。
锁相环合成器和VCO
概述
锁相环（PLL）由具有25位固定模的分数N频率合成器组成，允许在整个频率范围内的频率分辨率小于1hz。它还有一个集成压控振荡器（VCO），基本输出频率从2310兆赫到4800兆赫。由寄存器CR28比特[2:0]控制的RF分频器将本地振荡器（LO）频率范围的下限扩展到100 MHz。有关寄存器CR28的更多详细信息，请参阅表6。
参考输入部分
参考输入级如图52所示。SW1和SW2是常闭开关。SW3常开。启动断电时，SW3关闭，SW1和SW2打开。这可确保断电时不会加载REFIN销。
参考输入路径
片上参考倍频器允许输入参考信号倍频。这对于增加PFD比较频率。提高PFD频率可以提高系统的噪声性能。将PFD频率加倍通常可将带内相位噪声性能提高高达3dbc/Hz。
5位R分频器允许将输入参考频率（REF）向下分割以产生到PFD的参考时钟。允许1到32的分割比。
参考输入路径中的附加除以2（÷2）功能允许更大的除法范围。
PFD频率方程为：
其中：fREFIN为参考输入频率。D是双倍位。R是二进制5位的编程除法比可编程参考分压器（1至32）。T是R/2除法器设置位（CR10[6]=0或1）。
如果不需要除法，建议使用5位通过设置CR5[4]=0禁用R除法器和除以2。如果需要偶数除法，则通过设置CR5[4]=1和CR10[6]=1来启用除以2，并在5位R除法器中实现除法的其余部分。如果需要奇数除法，则设置CR5[4]=1并在5位R除法器中实现所有除法。
射频分频器
RF分数N分频器允许PLL反馈路径中的分频比在23到4095之间。分数N分频器和LO频率之间的关系在INT和FRAC关系部分中描述。
内部和分形关系
整数（INT）和分数（FRAC）值使得能够产生由相位频率检测器（PFD）频率的分数隔开的输出频率。有关更多信息，请参阅示例-更改低频部分。
低频方程是：
式中：LO为本振频率。fPFD是PFD频率。
INT是所需除法因子的整数分量，由CR6和CR7寄存器控制。
FRAC是所需除法因子的小数部分，由CR0到CR3寄存器控制。
RFDIV在寄存器CR28位[2:0]中设置，并在PLL的输出端控制除法器的设置。
相频检测器（PFD）和电荷泵
PFD接收来自R分频器和N计数器的输入，并产生与它们之间的相位差和频率差成比例的输出（简化的示意图见图55）。PFD包括一个固定延迟元件，用于设置反侧隙脉冲的宽度，以确保PFD传递函数中没有死区。
锁定检测（LDET）
当PLL锁定到小于100hz的错误频率时，LDET（引脚44）发出信号。在写入寄存器CR0时，新的PLL采集周期开始，LDET信号变低。当锁定完成时，此信号返回高位。
压控振荡器
ADRF6755中的VCO核心由三个独立的VCO组成，每个VCO有16个重叠的频带。这种48个频带的配置允许VCO的频率范围从2310兆赫扩展到4800兆赫。三个VCO被一个可编程除法器RFDIV分割，由寄存器CR28控制，位[2:0]。该分频器提供1、2、4、8和16的分频，以确保频率范围从144.375兆赫（2310兆赫/16）扩展到4800兆赫（4800兆赫/1）。然后，调制器路径中的除以2的正交电路提供从100兆赫到2400兆赫的全LO频率范围。
图56显示了V与LO频率的扫描，显示了三个VCO在100mhz到2400mhz的LO频率范围内的重叠和每个VCO内的多个重叠频带。注意，图56包括被合并的RFDIV，以提供基本VCO频率的进一步划分；因此，每个VCO在整个LO频率范围内的多个不同场合被使用。选择三个16波段VCO和一个射频分频器，可以覆盖很宽的频率范围，而不会产生较大的VCO灵敏度（K）或由此产生的低相位噪声和杂散性能。
VCO显示KVCO的变化，因为VTUNE在波段内和波段之间变化。图57显示了KVCO在整个频率范围内的变化情况。当使用adisimpl计算环路滤波器带宽和单个环路滤波器组件时，图57非常有用™. ADISimpl是一个模拟设备公司，它的模拟器，有助于锁相环的设计，特别是环路滤波器的设计。它报告特定输入条件集的参数，如相位噪声、集成相位噪声和采集时间。
自动校准
当寄存器CR0更新时，VCO和波段选择电路会自动选择正确的VCO和波段。这称为自动校准。自动校准时间由寄存器CR25设置。
其中：BSCDIV=寄存器CR25，位[7:0].PFD=PFD频率。
对于40 MHz的PFD频率，将BSCDIV设置为100，以将自动校准时间设置为70微秒。
注意，如果PFD频率改变，则必须重新计算BSCDIV。建议的自动校准设置为70微秒。在此期间，VCO VTUNE与环路滤波器的输出断开，并连接到内部参考电压。典型的频率采集如图58所示。
自动校准后，正常的锁相环动作恢复，并且通常在170μs内获得在100赫兹频率误差范围内的正确频率。对于最大累积阶跃为100 kHz/2RFDIV，可通过设置寄存器CR24，位0=1来关闭自动校准。这使得在无需自动校准程序的情况下，可以发生小于等于100 kHz的累积频率（对于RFDIV=÷1，对于RFDIV=÷2，50 kHz，依此类推），从而显著提高了采集时间（见图59）。
设置正确的低频
有两个步骤来编程正确的低频。用户必须根据所需的LO频率和PFD频率以及PLL中所需的N分频比计算RFDIV值。
1、计算RFDIV的值，该值用于从下表6中对寄存器CR28、位[2:0]和CR27、位4进行编程。
2、使用以下公式，计算N除法器的值：
其中：N是N-除法器值。
RFDIV是寄存器CR28中的设置，位[2:0]。
LO是本振频率。
fPFD是PFD频率。
这个方程是方程2的另一种表示。
编程正确低频的示例
假设PFD频率为40mhz，所需的LO频率为1875mhz。
从表6中，2RFDIV=1（RFDIV=0）
N-除法器值由整数（INT）和分数（FRAC）组成，根据以下等式：
INT=46，FRAC=29360128
然后必须根据寄存器映射对相应的寄存器进行编程。寄存器的编程顺序很重要。写入CR0启动PLL采集周期。如果编程的LO频率需要改变CR27[4]的值（见表6），CR27应该是最后一个编程的寄存器，前面加CR0。如果编程的LO频率不需要改变CR27的值[4]，则可以省略对CR27的写入，在这种情况下，CR0应是最后编程的寄存器。
正交调制器
概述
ADRF6755正交调制器电路的基本框图如图60所示。VCO/rf分频器在2×LO频率下产生一个信号，然后将该信号向下分割以给出LO频率下的信号。然后将该信号分成同相分量和正交分量，以提供驱动混频器的LO信号。
I和Q基带输入信号由V-to-I级转换为电流，然后驱动两个混频器。这些混频器的输出合并为单端输出。然后，该单端输出被馈送至衰减器，最后馈送至外部RFOUT信号管脚。
基带输入
基带输入，QBB，QBB，IBB和IBB，必须从差分源驱动。0.9 V p-p差分（每个引脚450 mV p-p）的标称驱动电平应偏向500 mV dc的共模电平。要在基带输入端设置直流偏置电平，请参阅图61。
每个AD9779输出的平均输出电流为10毫安。在每个基带输入端，流过每个50Ω电阻接地的10毫安电流产生所需的500毫伏直流偏置。
差分基带输入（QBB、QBB、IBB和IBB）由PNP晶体管的底座组成，PNP晶体管的高阻抗约为30kΩ，并联电容约为2pf。阻抗在1兆赫以下约为30 kΩ，并在更高的频率开始衰减。建议在基带输入端采用100Ω差分终端，如输入基带信号所示，这将控制输入阻抗。这确保了输入电路所看到的输入阻抗在基带带宽上保持平坦。典型配置见图62。
AD9779输出电流的摆动范围从0毫安到20毫安。交流电压摆幅为1 V p-p单端或2 V p-p差分，50Ω电阻器安装到位。基带输入端的100Ω差动端接电阻器具有在不改变500 mV直流偏置条件的情况下限制这种摆动的效果。低通滤波器用于对DAC输出进行滤波，并在驱动调制器时去除图像。
另一个考虑是基带输入实际上从四个输入中的每一个中产生240μa的电流。在设置500 mV的直流偏压时，必须考虑该电流。在基于图61的初始示例中，由于流经50Ω电阻器的240μA电流，出现12 mV的误差。模拟装置建议直流偏压的准确度应为500 mV±25 mV。同样重要的是，这个240μA的电流有一个直流接地通道。
优化
通过使用以下优化技术，ADRF6755的载波馈通和边带抑制性能可比表1中的规范有所改善。
载波馈通零位
载波馈通是由各差分基带输入的P和N输入之间发生的直流偏移引起的。通常，这些输入设置为大约500 mV的直流偏置。然而，如果在一个或两个I和Q输入的P和N输入之间引入dc偏移，则载波馈通以正或负方式受到影响。注意，直流偏置电平保持在500 mV（平均P和N电平）。当Q信道偏移量变化时，I信道偏移量通常保持不变，直到获得最小载波馈通电平。然后，在保持新的Q信道偏移的同时，调整I信道偏移，直到达到新的最小值。这通常在单个频率下执行，因此，在整个频率范围内没有优化。必须在不同频率下进行多次优化，以确保在整个频率范围内的最佳载波馈通。
边带抑制零位
边带抑制源于I通道和Q通道之间的相对增益和相对相位偏移，可以通过调整这两个参数来优化。只调整一个参数只会将边带抑制提高到一个点。为了获得最佳的边带抑制，需要在相位和振幅之间进行迭代调整。
衰减器
数字衰减器由6个衰减块组成：1db、2db、4db、8db和2个16db块，每个块单独控制。每个衰减块由场效应晶体管（FET）开关和电阻器组成，它们形成pi形或T形衰减器。通过控制线控制FET开关的状态，每个衰减块可以设置为通过状态（0db）或衰减状态（1db到47db）。六个块的各种组合以1db的增量提供从0db到47db的衰减状态。
电压调节器
电压调节器由VCC1（引脚11）提供的5 V电源供电，并在引脚12上产生3.3 V的额定调节输出电压REGOUT。该引脚必须通过VREG6封装引脚连接（集成电路外部）至VREG1。
使用10 pF和220μF电容器的并联组合来分离调节器输出（REGOUT）。为获得最佳性能而推荐使用的220μF电容器可分离宽带噪声，从而产生更好的相位噪声。每个VREGx管脚应具有以下去耦电容器：100 nF多层陶瓷，另外10 pF并联，两个都尽可能靠近被测设备（DUT）电源管脚。建议使用X7R或X5R电容器。更多信息请参见评估委员会部分。
集成电路接口
ADRF6755支持2线IC兼容串行总线，可驱动多个外围设备。串行数据（SDA）和串行时钟（SCL）输入在连接到总线的任何设备之间携带信息。每个从设备都由一个唯一的地址识别。ADRF6755有两个读写操作的7位从机地址。7位从机地址的MSB设置为1。从机地址的位A5由CS引脚（引脚27）。从地址的位[4:0]设置为所有0。从地址由8位字的7个msb组成。单词的LSB设置读或写操作（参见图63）。逻辑1对应于读操作，而逻辑0对应于写操作。
要控制总线上的设备，必须遵循以下协议。主机通过建立启动条件来启动数据传输，该条件由SDA上的从高到低转换定义，而SCL保持高。这表示随后是地址/数据流。所有外围设备响应启动条件并移动下一个8位（7位地址和R/W位）。位从MSB传输到LSB。识别发送地址的外设在第九个时钟脉冲期间通过将数据线拉低做出响应。这称为确认位。然后，所有其他设备退出总线并保持空闲状态。在空闲状态下，设备监视SDA和SCL线路，等待开始状态和正确的传输地址。R/W位决定数据的方向。第一个字节的LSB上的逻辑0表示主机向外设写入信息。第一个字节LSB上的逻辑1表示主机从外设读取信息。
ADRF6755用作总线上的标准从设备。SDA引脚（引脚29）上的数据是8位长，支持7位地址加上R/W位。ADRF6755有34个子地址，允许用户访问内部寄存器。因此，它将第一个字节解释为设备地址，将第二个字节解释为起始子地址。支持自动递增模式，允许从起始子地址和每个后续地址读取或写入数据，而无需手动寻址后续子地址。数据传输总是由停止条件终止。用户还可以逐个访问任何唯一的子地址寄存器，而无需更新所有寄存器。
在数据传输的任何阶段都可以检测到停止和启动条件。如果这些条件与正常的读写操作顺序不一致，它们会导致立即跳转到空闲条件。如果用户发出无效的子地址，则ADRF6755不会发出确认并返回空闲状态。在无应答状态下，SDA线路在第九个脉冲上没有拉低。请参见图64和图65中的示例写入和读取数据传输、图66中的定时协议和图2中更详细的定时图。
SPI接口
ADRF6755也支持SPI协议。部件在IC模式下通电，但在此模式下未锁定。为了保持IC模式，建议用户将CS线连接到3.3V或GND，从而禁用SPI模式。无法锁定IC模式，但可以选择并锁定SPI模式。
要选择并锁定SPI模式，必须向CS引脚发送三个脉冲，如图67所示。当SPI协议被锁定时，在设备仍处于通电状态时无法将其解锁。若要重置串行接口，必须关闭该部件的电源，然后再次通电。
串行接口选择
CS引脚控制IC或SPI接口的选择。图67显示了锁定SPI模式所需的选择过程。要使用SPI协议与部件通信，必须向CS pin发送三个脉冲。在第三上升沿，该部分选择并锁定SPI协议。与大多数SPI标准一致，在与部件的所有SPI通信期间，CS管脚必须保持低位，并在所有其他时间保持高位。
SPI串行接口功能
ADRF6755的SPI串行接口由CS、SDI（SDI/SDA）、CLK（CLK/SCL）和SDO引脚组成。当多个设备连接到串行时钟和数据线时，CS用于选择设备。CLK用于对输入和输出部件的数据进行时钟。SDI引脚用于写入寄存器。SDO引脚是读取模式的专用输出。该部件在从机模式下工作，需要一个外部应用到CLK引脚的串行时钟。串行接口的设计允许部件连接到提供与串行数据同步的串行时钟的系统。
图68显示了对ADRF6755的写操作示例。数据通过一个24位的写命令被记录到CLK上升沿的寄存器中。前8位表示写入命令0xD4；后8位表示寄存器地址；最后8位表示要写入特定寄存器的数据。图69显示了一个读取操作的示例。在本例中，缩短的16位写入命令首先用于选择用于读取操作的适当寄存器，前8位表示写入命令0xD4，最后8位表示特定寄存器。然后，CS线第二次脉冲低，以使用16位读取命令从所选寄存器检索数据，前8位表示读取命令0xD5，最后8位表示所读取的寄存器的内容。图3显示了SPI读取和SPI写入操作的计时。
程序模式
ADRF6755有34个8位寄存器，允许对许多功能进行程序控制。可以使用SPI或IC接口对寄存器集进行编程。有关接口和计时的详细信息，请参见图63到图69。寄存器记录在表8至表28中。
ADRF6755中的一些设置是双缓冲的。这些设置包括FRAC值、INT值、5位R分频器值、参考倍频器、R/2分频器、RFDIV值和电荷泵电流设置。这意味着在部件为任何双缓冲设置使用新值之前，必须发生两个事件。首先，新值通过写入适当的寄存器锁存到设备中。接下来，必须对寄存器CR0执行新的写入操作。什么时候？寄存器CR0被写入，新的PLL采集发生。
例如，更新分数值需要写入寄存器CR3、寄存器CR2、寄存器CR1和寄存器CR0。寄存器CR3应先写入，然后写入寄存器CR2和寄存器CR1，最后写入寄存器CR0。新的采集在写入寄存器CR0之后开始。双缓冲确保写入的位在写入寄存器CR0之后才生效。
12位整数值
寄存器CR7和寄存器CR6对反馈除法因子（N）的整数值（INT）进行编程；详情见方程式5。INT值是一个12位数字，其msb通过寄存器CR7位[3:0]编程。LSB通过寄存器CR6，位[7:0]编程。低频设置由方程2描述。等式4提供了该等式的替代方案，其中详细说明了如何设置N-除法器值。注意，这些寄存器是双缓冲的。
25位小数
寄存器CR3以寄存器CR0编程反馈除法因子（N）的分数值（FRAC）；有关详细信息，请参见方程式5。FRAC值是一个25位数字，其MSB通过寄存器CR3位0编程。LSB通过寄存器CR0，位0编程。低频设置由方程2。方程4描述了该方程的另一种选择，其中详细说明了如何设置N-除法器值。注意这些寄存器是双缓冲的。
RFDIV值
RFDIV值取决于LO频率的值。RFDIV值可以从表6的列表中选择。将所选RFDIV值与LO频率和PFD频率值一起应用于等式4，以计算正确的N分频器值。
考输入路径
参考输入路径由参考倍频器、5位参考分频器和除以2函数组成（见图53）。倍频器通过寄存器CR10第5位编程。通过编程启用5位除法器和除以2寄存器CR5，位4，通过寄存器CR10，位[4:0]。R/2除法器通过寄存器CR10第6位编程。注意，这些寄存器是双缓冲的。
电荷泵电流
寄存器CR9，位[7:4]，指定电荷泵电流设置。R值为4.7kΩ时，最大电荷泵电流为5ma。以下公式适用：
电荷泵电流在312.5μA到5mA之间有16个设置。对于应用解决方案中指定的环路滤波器，5毫安（寄存器CR9[7:4]=0xF）的电荷泵电流提供100 kHz的环路带宽，这是推荐的环路带宽设置。
传输禁用控制（TXDIS）
传输禁用控制（TXDIS）用于禁用射频输出。TXDIS通常保持在低位。当断言（使高），它禁用射频输出。寄存器CR14用于控制断言TXDIS时哪些电路块断电。为了同时满足关闭隔离电源规范和打开/关闭设置时间规范，应将0x80的值加载到寄存器CR14中。这有效地确保衰减器在断言TXDIS时始终启用，即使其他电路被禁用。
掉电/上电控制位
四个可编程上电和下电控制位如下：
•寄存器CR12，位2。PLL的主电源控制位，包括VCO。该位通常设置为默认值0，以启动PLL。
•寄存器CR28，位4。控制RFDIVIDER。此位通常设置为默认值0，以启动分频器。
•寄存器CR27，位2。控制LO监视器输出LOMON。当监视器输出断电时，默认值为0。将该位设置为1将使监视器输出通电至由寄存器CR27位[1:0]控制的四个选项之一，-6 dBm、-12 dBm、-18 dBm或-24 dBm。
•寄存器CR29，位0。控制正交调制器功率。默认值为0，这会降低调制器的功率。在这个位上写一个1来给调制器通电。
锁定检测（LDET）
通过将寄存器CR23的位4设置为1来启用锁定检测。锁定检测电路基于监测来自PFD的上/下脉冲。随着捕获的进行，这些脉冲的宽度减小，直到它们小于目标宽度（由CR23[2]设置）。此时，开始对连续PFD循环的次数进行计数，其中向上/向下脉冲的宽度保持小于目标宽度。当此计数达到目标计数（由CR13[6]和CR23[3]设置）时，将设置LDET。表7给出了声明LDET的真值表。
要使用的适当设置取决于PFD频率以及声明LDET时所需的精度。LDET设置不影响PLL的采集时间。它只影响LDET升高的时间。
VCO自动校准
VCO使用自动校准技术选择正确的VCO和波段，如自动校准部分所述。寄存器CR24，位0，控制是否启用自动校准。对于正常操作，必须启用自动校准。但是，如果使用100 kHz/2或更低的累积频率步进，则可通过将该位设置为1来禁用自动校准，然后通过写入寄存器CR0来启动新的采集。
衰减器
衰减器可以从0分贝编程到47分贝，每分贝1分贝。控制通过寄存器CR30，位[5:0]。
修订回读
硅芯片的修改可以通过寄存器CR33读回。
建议的通电顺序
初始寄存器写入序列
对部件通电后，执行以下初始寄存器写入顺序。注意，寄存器CR33、寄存器CR32和寄存器CR31是只读寄存器。另外，请注意，所有可写寄存器都应在通电时写入。有关所有寄存器的详细信息，请参阅寄存器映射部分。
1、将0x00写入寄存器CR30。将衰减器设置为0分贝增益。
2、将0x80写入寄存器CR29。调制器已断电。默认情况下，调制器断电，以确保在PLL执行其第一次采集时，RF输出上不会出现杂散信号。只有当锁相环锁定时，调制器才应通电。
3、将0x0X写入寄存器CR28。RFDIV取决于要使用的LO频率的值，并根据表6进行设置。注意，寄存器CR28第3位被设置为1。
4、将0xX0写入寄存器CR27。位4取决于要使用的LO频率，并根据表6进行设置。
5、将0x00写入寄存器CR26。保留寄存器。
6、将0x64写入自动校准计时器CR25寄存器。此设置适用于PFD=40 MHz。对于其他PFD，请参考VCO自动校准部分中的方程式3。
7、将0x18写入寄存器CR24。启用自动校准。
8、将0x70写入寄存器CR23。启用锁定检测器并选择推荐的锁定检测时间。此设置适用于PFD=40 MHz。对于其他pfd，请参阅程序模式部分中的锁定检测（LDET）部分。
9、将0x80写入寄存器CR22。保留寄存器。
10、将0x00写入寄存器CR21。保留寄存器。
11、将0x00写入寄存器CR20。保留寄存器。
12、将0x80写入寄存器CR19。保留寄存器。
13、将0x60写入寄存器CR18。保留寄存器。
14、将0x00写入寄存器CR17。保留寄存器。
15、将0x00写入寄存器CR16。保留寄存器。
16、将0x00写入寄存器CR15。保留寄存器。
17、将0x80写入寄存器CR14。当TXDIS=1时，停止LO。
18、将0xE8写入寄存器CR13。此设置适用于PFD=40 MHz。对于其他pfd，请参阅程序模式部分中的锁定检测（LDET）部分。
19、将0x18写入寄存器CR12。接通PLL电源。
20、将0x00写入寄存器CR11。保留寄存器。
21、写入寄存器CR10。参考参考输入路径部分，特别是方程式1。
22、将0xF0写入寄存器CR9。如图70所示，使用推荐的环路滤波器组件值和R=4.7 kΩ，在环路带宽为100 kHz时，电荷泵电流设置为5毫安。
23、将0x00写入寄存器CR8。保留寄存器。
24、将0x0X写入寄存器CR7。根据操作部分理论中的方程式2设置。另外，将MUXOUT pin设置为三态。
25、将0xXX写入寄存器CR6。根据操作部分理论中的方程式2设置。
26、写入寄存器CR5。参考参考输入路径部分，特别是方程式1。
27、将0x01写入寄存器CR4。保留寄存器。
28、将0000010X二进制写入寄存器CR3。根据操作部分理论中的方程式2设置。
29、将0xXX写入寄存器CR2。根据操作部分理论中的方程式2设置。
30、将0xXX写入寄存器CR1。根据操作部分理论中的方程式2设置。
31、将0xXX写入寄存器CR0。根据操作部分理论中的方程式2设置。要使所有双缓冲位写入生效，寄存器CR0必须是写入的最后一个寄存器。
32、写入寄存器CR27，根据表6设置位4。
33、监视LDET输出或等待170μs以确保PLL被锁定。
34、将0x81写入寄存器CR29。给调制器通电。对寄存器CR29的写入不需要后跟对寄存器CR0的写入，因为该寄存器不是双缓冲的。
改变低频率的例子
下面是初始化序列之后如何更改LO频率的示例。使用PLL锁定到2000 MHz的示例，以下条件适用：
•fPFD=40兆赫（假设）
•除以比率N=50；因此，INT=50十进制，FRAC=0
•RFDIVIDER=除以1。见表6。
寄存器CR28[2:0]=000寄存器CR27[4]=1
INT寄存器包含以下值：寄存器CR7=0x00和寄存器CR6=0x32 FRAC寄存器包含以下值：
寄存器CR3=0x04，寄存器CR2=0x00，
寄存器CR1=0x00，寄存器CR0=0x00要将LO频率更改为925mhz，
•fPFD=40兆赫（假设）
•除以比率N=46.25；因此，INT=46十进制，FRAC=8388608
•RFDIVIDER=除以2。见表6。
寄存器CR28[2:0]=001寄存器CR27[4]=0
INT寄存器包含以下值：
寄存器CR7=0x00和寄存器CR6=0x2E
FRAC寄存器包含以下值：
寄存器CR3=0x04，寄存器CR2=0x80，
寄存器CR1=0x00，寄存器CR0=0x00注意，寄存器CR27应该是这个序列中的最后一个写操作，前面加上CR0。写入寄存器CR0会导致所有双缓冲寄存器被更新，包括INT，
FRAC和RFDIV寄存器，并开始新的PLL采集。
评估委员会
一般说明
EVAL-ADRF6755SDZ评估板的设计允许用户评估ADRF6755的性能。它包含以下内容：
•集成分数N PLL和VCO的I/Q调制器
•接口到标准USB接口板（SPD-S）的连接器，必须与EVAL-ADRF6755SDZ板一起订购。
•基带输入的直流偏置和滤波电路
•低通环路滤波器电路
•80MHz基准时钟
•监测LOMON输出的电路
•电源和射频输出的SMA连接器
评估板配有相关的驱动程序软件，以方便对ADRF6755进行编程。
硬件描述
有关更多信息，请参阅图70中的电路图。
电源
外部5v电源DUT+5v（J14）驱动片内3.3v稳压器和正交调制器。
调节器通过芯片上3.3V的VREG6引脚为VREG1供电。这些引脚为PLL电路供电。
外部基准时钟发生器应由3.3 V电源驱动。该电源应通过SMA连接器OSC+V（J15）连接。
建议的供应去耦
外部DUT+5v电源最初由10μF电容器分离，然后进一步由100 nF和10 pF电容器的并联组合分离，这些电容器放置在尽可能靠近DUT的位置，以实现良好的局部去耦。调节器输出应通过10 pF和220μF电容器的并联组合进行解耦。220μF电容器可分离宽带噪声，从而产生更好的相位噪声，因此建议采用最佳性能。外壳尺寸C 220μF电容器用于最小化面积。将100 nF和10 pF电容器的并联组合放置在每个VREGx管脚上，尽可能靠近管脚。这些电容器的阻抗应该很低，并且在很宽的频率范围内是恒定的。表面贴装多层陶瓷芯片（MLCC）II类电容器提供非常低的ESL和ESR，这有助于有效地解耦电源噪声。它们还具有良好的温度稳定性和良好的老化特性。
电容也会随施加的偏压而变化。较大的外壳尺寸与外加偏压相比电容变化较小，ESR较低但ESL较高。0603大小的电容器提供了一个很好的折衷方案。X5R和X7R电容器是此类电容器的示例，建议用于去耦。
SPI接口
SPI接口由额外的SPD-S板提供。必须与ADRF6755评估委员会一起订购。系统演示平台（SDP）是一个硬件和软件平台，它提供了从PC到需要数字控制和/或回读的模拟设备产品和系统的通信方式（见图71）。
SDP-S控制器板通过USB 2.0连接到PC，并通过一个占地面积小的120针连接器连接到ADRF6755评估板。SDP-S（仅串行接口）是一种低成本、小尺寸的SDP控制器板。
基带输入
I和Q基带输入对由SMA输入（J2到J5）提供服务，以便它们可以直接从外部发电机或DAC板驱动，两者还可以提供所需的直流偏置。也可以选择对基带输入进行滤波，但根据基带源的质量，可能不需要进行滤波。
环路滤波器
在电荷泵的输出端提供四阶环路滤波器，用于充分滤除N分频器中使用的∑-Δ调制器的噪声。当电荷泵电流设置为5ma值并使用片上VCO时，环路带宽约为100khz，相位裕度为55°。建议在环路滤波器中使用C0G电容器，因为它们具有低的介电吸收，这对快速和准确的稳定时间是必需的。使用非C0G电容器可能会导致在稳定时间瞬态中引入长尾。
参考输入
基准输入可以由80mhz的Jauch时钟发生器提供，也可以通过使用连接器REFIN（J7）由外部时钟提供。PFD输入的频率范围为10mhz~40mhz；如果使用80mhz时钟发生器，则应使用片上5位参考分频器或除以2分频器将PFD频率设置为40mhz，以优化相位噪声性能。
洛蒙输出
这些引脚是差分LO监视器输出，提供1×LO的内部LO频率副本。50Ω负载中的单端功率可编程为−24 dBm、-18 dBm、-12 dBm或−6 dBm。这些开路集电极输出必须端接至3.3 V。由于两个输出必须端接至50Ω，因此提供了使用板载50Ω电阻器或串联电感（或铁氧体磁珠）端接至3.3 V的选项，在这种情况下，50Ω端接由测量仪器提供。如果不使用，这些输出应该绑定到REGOUT。
CCOMPx管脚
CCOMPx管脚是内部补偿节点，必须用一个100nf电容器将其与地分离。
穆克索特
MUXOUT是允许监视不同内部节点的测试输出。它是一个不需要终端的CMOS输出级。
锁定检测（LDET）
锁定检测是一个CMOS输出，它指示PLL的状态。高电平表示锁定状态，低电平表示失去锁定状态。
TXDIS系统
此输入禁用射频输出。它可以由外部刺激驱动，也可以通过跨接器J18简单地连接高或低。
射频输出（RFOUT）
RFOUT（J12）是ADRF6755的射频输出。
外形尺寸
