ADSP-21261/ADSP-21262/ADSP-21266是SHARC嵌入式处理器

元器件信息 2022-11-21 10:05 502 0

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摘要

高性能32位/40位浮点处理器；为高性能音频处理而优化；程序集级别的代码兼容性，使用相同的；作为其他SHARC dsp的指令集；处理高性能音频，同时启用低性能；系统成本；音频解码器和后处理器算法支持；可配置为包含PCM 96 kHz，杜比数字，杜比数字的组合；环绕EX，DTS-ES离散6.1，DTS-ES矩阵6.1，DTS、96/24 5.1、MPEG2 AAC LC、MPEG2 BC 2ch、WMA PRO V7.1、杜比PRO Logic II、杜比PRO Logic 2x和DTS Neo:6个不同的多声道环绕声解码器包含在ROM中。有关解码器算法的配置，请参阅第4页的表3；单指令多数据（SIMD）计算体系结构两个32位IEEE浮点/32位定点/40位扩展精度浮点计算单元，每个单元都有一个乘法器、ALU、移位器和寄存器文件；高带宽I/O—一个并行端口、一个SPI端口、6个串行端口；端口、数字应用接口（DAI）和JTAG；DAI包含两个精密时钟发生器（PCG），一个输入数据端口（IDP），包括一个并行数据采集端口（PDAP）和3个可编程定时器；信号路由单元（SRU）的软件控制；片上存储器高达2兆位片上SRAM和一个经dedi处理的4兆位片上掩模可编程ROM；ADSP-2126x处理器提供150兆赫或；200兆赫核心指令速率。完全订购有关信息，请参阅第45页的订购指南。

SHARC和SHARC徽标是Analog Devices，Inc.的注册商标。

一般说明

ADSP-21261/ADSP-21262/ADSP-21266 SHARC DSP是SIMD®SHARC系列DSP的成员，具有模拟设备公司、超级哈佛体系结构。ADSP-2126x源代码与ADSP-21160和ADSP-21161 DSP以及第一代ADSP2106x SHARC处理器在SISD（单指令，单数据）模式下兼容。与其他SHARC dsp一样，ADSP-2126x是32位/40位浮点处理器，为高性能音频应用优化，具有双端口片上SRAM、掩模可编程ROM、消除I/O瓶颈的多条内部总线和创新的数字应用接口。

表1显示了运行在200MHz的处理器的性能基准。表2显示了各个产品的特性。

如第1页图1中的功能框图所示，a DSP-2126x使用两个计算单元，在一系列DSP算法上比以前的SHARC处理器性能提高5到10倍。ADSP-2126xdsps采用先进的高速CMOS工艺，在200mhz时指令周期为5ns，在150mhz时指令周期为6.6ns。使用SIMD计算硬件，ADSP-2126x可以在200mhz下运行1200个MFLOPS，或在150mhz下运行900个MFLOPS。

ADSP-2126x延续了SHARC家族在DSP集成方面的业界领先标准，将高性能32位DSP内核与集成的片上系统功能相结合。这些功能包括2兆位双端口SRAM存储器、4兆位双端口ROM、支持22个DMA信道的I/O处理器、6个串行端口、SPI接口、外部并行总线和数字应用接口。

ADSP-2126x在第1页的方框图说明了以下架构特征：

•两个处理元件，每一个都包含一个ALU、多plier、移位器和数据寄存器文件

•数据地址生成器（DAG1、DAG2）

•带指令缓存的程序序列器

•PM和DM总线能够在每个核心处理器周期支持内存和核心之间的四个32位数据传输

•三个可编程时间间隔计时器，具有脉冲宽度调制（PWM）特性、脉冲捕获/脉冲宽度测量和外部事件计数器功能

•片上双端口SRAM（最高可达2兆位）

•片上双端口，掩模可编程只读存储器（最多4兆位）

•JTAG测试访问端口

•支持与片外存储器外设接口的8位或16位并行端口

•DMA控制器

•六个全双工串行端口（ADSP-21261上有四个）

•SPI兼容接口

•数字应用接口，包括两个精密时钟发生器（PCG）、一个输入数据端口（IDP）、六个串行端口、八个串行接口、一个20位同步并行输入端口、十个中断、六个标志输出、六个标志输入、三个可编程定时器和一个灵活的信号路由单元（SRU）

家庭核心架构

ADSP-2126x在汇编级与ADSP-2136x和ADSP-2116x以及第一代ADSP-2106x SHARC DSP兼容。ADSP-2126x与ADSP-2136x和ADSP-2116x SIMD SHARC系列的DSP共享体系结构功能，详见以下章节。

SIMD计算引擎

ADSP-2126x包含两个计算处理元素，它们作为单指令多数据（SIMD）引擎运行。处理元素称为PEX和PEY，每个元素都包含一个ALU、乘法器、移位器和寄存器文件。PEX始终处于活动状态，可通过在MODE1寄存器中设置PEYEN模式位来启用PEY。启用此模式时，在两个处理元素中执行相同的指令，但每个处理元素对不同的数据进行操作。此架构在执行数学密集型音频算法时非常有效。

进入SIMD模式也会影响在存储器和处理元件之间传输数据的方式。在SIMD模式下，需要两倍的数据带宽来维持处理单元中的计算操作。由于这一要求，进入SIMD模式也会使内存和处理元素之间的带宽增加一倍。在SIMD模式下使用DAGs传输数据时，每次访问内存或寄存器文件时都会传输两个数据值。

独立的并行计算单元

在每个处理单元中都有一组计算单元。

计算单元包括算术/逻辑单元（ALU）、乘法器和移位器。这些单元在一个周期内执行所有操作。每个处理单元中的三个单元并行排列，最大化计算吞吐量。单个多功能指令执行并行运算单元和乘法器操作。在SIMD模式下，并行ALU和乘法器操作同时发生在两个处理单元中。这些计算单元支持IEEE 32位单精度浮点、40位扩展精度浮点和32位定点数据格式。

数据寄存器文件

通用数据寄存器文件包含在每个处理元素中。寄存器文件在计算单元和数据总线之间传输数据，并存储中间结果。这些10端口、32寄存器（16个主寄存器、16个次寄存器）寄存器文件，结合ADSP-2126x增强的哈佛体系结构，允许计算单元和内部存储器之间无约束的数据流。PEX中的寄存器称为R0–R15，PEY中的寄存器称为S0–S15。

指令和四个操作数的单周期获取

ADSP-2126x采用了增强的哈佛体系结构，其中数据存储器（DM）总线传输数据，程序存储器（PM）总线传输指令和数据（见第1页图1）。利用ADSP-2126x的独立程序和数据存储总线以及片上指令缓存，处理器可以在一个周期内同时获取四个操作数（每个数据总线两个操作数）和一个指令（从缓存）。

指令缓存

ADSP-2126x包括一个片上指令高速缓存，使三总线操作能够获取一条指令和四个数据值。缓存是选择性的，只缓存其获取与PM总线数据访问冲突的指令。该缓存允许核心、循环操作（如数字滤波器乘法累加）和FFT蝶形处理的全速执行。

支持零开销硬件循环缓冲区的数据地址生成器

ADSP-2126x的两个数据地址生成器（DAG）用于间接寻址和在硬件中实现循环数据缓冲区。圆形缓冲器允许有效编程延迟线和数字信号处理所需的其他数据结构，通常用于数字滤波器和傅里叶变换。ADSP-2126x的两个DAG包含足够的寄存器，可以创建多达32个循环缓冲区（16个主寄存器集，16个次寄存器集）。DAG自动处理环绕的地址指针，减少开销，提高性能，并简化实现。循环缓冲区可以在任何内存位置开始和结束。

灵活指令集

48位指令字可容纳各种并行操作，以实现简洁的编程。例如，ADSP-2126x可以有条件地在两个处理元素中执行乘法、加法和减法，同时在一条指令中从内存中分支和提取多达四个32位值。

内存和I/O接口功能

ADSP-2126x为SIMD SHARC系列核心增加了以下架构功能：

双端口片上存储器

ADSP-21262和ADSP-21266包含2兆位的内部SRAM和4兆位的内部掩码可编程ROM。ADSP-21261包含1兆位的内部SRAM和3兆位的内部掩码可编程ROM。每个块可以配置为不同的代码和数据存储组合（见内存图，表4和表5）。每个内存块都是双端口的，由核心处理器和I/O处理器进行单周期独立访问。双端口存储器结合三条独立的片上总线，允许在一个周期内从核心和I/O处理器传输两次数据。

ADSP-2126x可提供多种多声道环绕声解码器，在ROM存储器中预编程。表3显示了解码器算法的配置。

ADSP-2126x的SRAM可以配置为最多64K字的32位数据、128K字的16位数据、42K字的48位指令（或40位数据）或不同字号的组合，最大可达2兆位。所有内存都可以作为16位、32位、48位或64位字访问。支持16位浮点存储格式，有效地将可存储在芯片上的数据量增加一倍。32位浮点和16位浮点格式之间的转换在一条指令中执行。虽然每个存储块可以存储代码和数据的组合，但是当一个块使用DM总线存储数据进行传输，而另一个块使用PM总线存储指令和数据进行传输时，访问效率最高。

使用DM总线和PM总线，每个内存块有一个专用的总线，确保两个数据传输的单周期执行。在这种情况下，指令必须在缓存中可用。

DMA控制器

ADSP-2126x的片上DMA控制器允许零开销数据传输，而无需处理器干预。DMA控制器对处理器核心独立且不可见地操作，允许在核心同时执行其程序指令时进行DMA操作。DMA传输可以发生在ADSP-2126x的内部存储器及其串行端口、SPI兼容（串行外围接口）端口、IDP（输入数据端口）、并行数据采集端口（PDAP）或并行端口之间。ADSP-2126x-one可提供多达22个DMA通道用于SPI接口，12个通过串行端口，8个通过输入数据端口，还有一个通过处理器的并行端口。可以使用DMA传输将程序下载到ADSP-2126x。其他DMA功能包括在DMA传输完成时生成中断，以及用于自动链接DMA传输的DMA链。

数字应用接口（DAI）

数字应用接口能够将各种外设连接到SHARC DSP的任何DAI引脚（DAI_P20–1）。使用信号路由单元（SRU，如第1页方框图所示）进行连接。

SRU是一个矩阵路由单元（或多路复用器组），它使DAI提供的外围设备能够在软件控制下互连。这使得通过使用比不可配置的信号路径更大的一组算法，可以在更广泛的应用中容易地使用与DAI相关的外围设备。

DAI还包括六个串行端口、两个精密时钟发生器（PCG）、一个输入数据端口（IDP）、六个标志输出和六个标志输入以及三个定时器。IDP提供到ADSP-2126x核心的额外输入路径，可配置为八个I2S或串行数据通道，或七个通道加上一个20位宽的同步并行数据采集端口。每个数据信道都有自己的DMA信道，该信道独立于ADSP-2126x的串行端口。

有关使用DAI的完整信息，请参阅ADSP-2126x SHARC DSP外设手册。

串行端口

ADSP-2126x具有六个全双工同步串行端口，为各种数字和混合信号外围设备（如模拟设备AD183x系列音频编解码器、ADC和DAC）提供廉价接口。串行端口由两条数据线、一个时钟和帧同步组成。数据线可以编程为发送或接收，并且每个数据线都有自己的专用DMA信道。

串行端口通过12个可编程和同时接收或发送管脚启用，当所有6个运动都启用时，这些管脚最多支持24个音频数据传输或24个接收通道，或每帧128个通道的6个全双工TDM流。

串行端口的工作速率高达DSP核心时钟速率的四分之一，为每个端口提供的最大数据速率为：200mhz核心为50M位/秒，150mhz核心为37.5M位/秒。串行端口数据可以通过一个专用的DMA自动地在片上存储器之间传输。每个串行端口都可以与另一个串行端口一起工作，以提供TDM支持。一个运动提供两个发射信号，而另一个运动提供两个接收信号。帧同步和时钟是共享的。串行端口以四种模式工作：

•标准的数字信号处理器串行模式

•多信道（TDM）模式

•I2S模式

•左对齐样本对模式

左对齐采样对模式是在每个帧同步周期中，发送/接收两个数据样本的模式一个样本位于帧同步的高段，另一个样本位于帧同步的低段。程序可以控制此模式的各种属性。

每个串行端口都支持左对齐的采样对和I2S协议（I2S是音频编解码器、adc和dac常用的行业标准接口），具有两个数据管脚，每个串行端口允许四个左对齐的采样对或I2S通道（使用两个立体声设备），最多24个音频通道。串行端口允许从3位到32位的小端或大端传输格式和字长选择。对于左对齐的样本对和I2S模式，数据字长度可在8位和32位之间选择。串行端口提供可选择的同步和传输模式，以及基于每个信道的可选∏律或A律压扩选择。串行端口时钟和帧同步可以在内部或外部生成。

串行外设（兼容）接口

串行外围接口是一个工业标准的同步串行链路，使ADSP-2126x SPI兼容端口能够与其他SPI兼容设备通信。SPI是由两个数据管脚、一个设备选择管脚和一个时钟管脚组成的接口。它是一个全双工同步串行接口，支持主模式和从模式。SPI端口可以在多主环境中运行，它可以与多达四个其他SPI兼容设备（作为主设备或从设备）连接。ADSP-2126x SPI兼容外设还具有可编程波特率，200 MHz核心时钟的波特率高达50 MHz，150 MHz核心时钟的波特率高达37.5 MHz，时钟相位和极性。ADSP-2126x SPI兼容端口使用开放漏极驱动程序来支持多主机配置并避免数据争用。

并行端口

并行端口提供与SRAM和外围设备的接口。多路地址和数据管脚（AD15–0）可以访问最多24位地址的8位设备，或最多16位地址的16位设备。在8位或16位模式中，最大数据传输速率是核心时钟速度的三分之一。例如，200兆赫的时钟速率等于66兆字节/秒，150兆赫的时钟速率等于50兆字节/秒。

DMA传输用于在内存中来回移动数据。通过助手也可以方便地访问核心-lel端口寄存器读/写功能。RD、WR和ALE（地址锁存启用）管脚是并行端口的控制管脚。

计时器

ADSP-2126x共有四个定时器：一个能够产生周期性软件中断的核心定时器，以及三个能够产生周期性中断并独立设置为在三种模式之一下工作的通用定时器：

•脉冲波形生成模式

•脉冲宽度计数/捕获模式

•外部事件监视程序模式

核心定时器可以配置为使用FLAG3作为定时器过期的输出信号，并且每个通用定时器都有一个双向管脚和四个实现其操作模式的寄存器：6位配置寄存器、32位计数寄存器、32位周期寄存器和32位脉冲宽度寄存器。一个单独的控制和状态寄存器独立地启用或禁用所有三个通用定时器。

基于ROM的安全性

ADSP-2126x具有ROM安全功能，通过防止未经授权读取内部代码（启用时），为保护用户软件代码提供硬件支持。使用此功能时，DSP不引导加载任何外部代码，仅从内部SRAM/ROM执行。此外，无法通过JTAG端口自由访问DSP。相反，必须通过JTAG或测试访问端口扫描的唯一64位密钥将分配给每个客户。设备将忽略错误的密钥。只有扫描正确的密钥后，仿真功能和外部引导模式才可用。

程序启动

ADSP-2126x的内部存储器在系统通电时通过并行端口、SPI主设备、SPI从设备或内部引导从8位EPROM启动。引导由引导配置（boot_CFG1–0）管脚决定。

锁相环

ADSP-2126x使用片内锁相环（PLL）来产生核心的内部时钟。通电时，CLK U CFG1–0引脚用于选择16:1、8:1和3:1的比率。启动后，可以通过软件控制选择许多其他比率。比率由1到64的软件可配置分子值和2、4、8和16的软件可配置除数值组成。

电源

ADSP-2126x具有独立的内部（VDDINT）、外部（VDDEXT）和模拟（AVDD/AVSS）电源连接。内部和模拟电源必须满足1.2V的要求。外部电源必须满足3.3V的要求。所有外部电源引脚必须连接到同一电源。

注意，模拟电源引脚（AVDD）为ADSP-2126x的内部时钟发生器PLL供电。为了产生稳定的时钟，建议PCB设计使用AVDD引脚的外部滤波电路。将滤波器组件尽可能靠近AVDD/AVSS引脚。有关示例电路，请参见图2。（推荐的铁氧体芯片是muRata BLM18AG102SN1D）。为了减少噪声耦合，印刷电路板应使用一对平行的电源和接地平面VDDINT和GND。使用宽记录道将旁路电容器连接到模拟电源（AVDD）和接地（AVSS）引脚。请注意，图2中指定的AVDD和AVSS引脚是处理器的输入，而不是板上的模拟接地平面-AVSS引脚应直接连接到芯片上的数字接地（GND）。

目标板JTAG模拟器连接器

JTAG仿真器的模拟器件DSP工具产品线在仿真过程中利用ADSP-2126x处理器的IEEE 1149.1jtag测试接入端口对目标板处理器进行监控。JTAG模拟器的模拟设备DSP工具产品线提供全处理器速度的仿真，允许检查和修改内存、寄存器和处理器堆栈。处理器的JTAG接口确保模拟器不会影响目标系统加载或计时。

有关JTAG模拟器操作的模拟设备SHARC DSP工具产品线的完整信息，请参阅相应的模拟器硬件用户指南。

开发工具

模拟设备通过一整套软件和硬件开发工具支持其处理器，包括集成开发环境（包括CrossCore Embedded Studio和/或VisualDSP++）、评估产品、模拟器和各种软件插件。

集成开发环境（IDE）

对于C/C++软件编写和编辑、代码生成和调试支持，模拟设备提供了两种IDE。

最新的IDE CrossCore Embedded Studio基于Eclipse框架。它支持大多数模拟设备处理器系列，是未来处理器（包括多核设备）的首选IDE。CrossCore Embedded Studio无缝集成了可用的软件插件，以支持实时操作系统、文件系统、TCP/IP堆栈、USB堆栈、算法软件模块和评估硬件板支持包。有关更多信息，请访问/cces。商标

其他的模拟设备IDE，VisualDSP++，支持CrossCore嵌入式Studio发布之前引入的处理器系列。该IDE包括模拟设备VDK实时操作系统和开源TCP/IP协议栈。有关更多信息，请访问/visualdsp。请注意，VisualDSP++将不支持未来的模拟设备处理器。

EZ-KIT Lite评估板

对于处理器评估，模拟设备提供广泛的EZ-KIT Lite评估板。包括处理器和关键外设，评估板还支持片上仿真能力等评估和开发功能。还提供了各种EZ扩展器，这些扩展器是提供额外专门功能的子卡，包括音频和视频处理。有关更多信息，请访问并搜索“ezkit”或“ezextender”。

EZ-KIT Lite评估套件

以更经济有效的方式了解模拟设备处理器，模拟设备提供了一系列的EZKIT Lite评估工具包。每个评估套件包括一个EZ-kit Lite评估板、下载可用IDE评估版本的说明、USB电缆和电源。

EZ-KIT Lite板上的USB控制器连接到用户PC的USB端口，使所选IDE评估套件能够模拟电路中的板上处理器。这允许客户下载、执行和调试EZ-KIT Lite系统的程序。它还支持车载闪存设备的电路内编程，以存储用户特定的启动代码，从而实现独立操作。随着CrossCore Embedded Studio或VisualDSP++的完整版本的安装（单独出售），工程师可以为支持的EZKit或任何使用支持的模拟设备处理器的自定义系统开发软件。

用于CrossCore Embedded Studio的软件加载项

模拟设备提供与CrossCore Embedded Studio无缝集成的软件插件，以扩展其功能并缩短开发时间。插件包括评估硬件的板支持包、各种中间件包和算法模块。这些加载项中的文档、帮助、配置对话框和编码示例在加载项安装后可通过CrossCore Embedded Studio IDE查看。

评估硬件的板支持包

EZ-KIT Lite评估板和EZ的软件支持-扩展子卡由称为板支持包（BSP）的软件加载项提供。bsp包含所需的驱动程序、相关的发行说明，并为给定的评估硬件选择示例代码。特定BSP的下载链接位于相关EZ-KIT或EZExtender产品的网页上。该链接位于产品网页的产品下载区域。

中间件包

模拟设备分别提供中间件插件，如实时操作系统、文件系统、USB堆栈和TCP/IP堆栈。有关详细信息，请参阅以下网页：

•/ucos3

•/ucfs

•/ucusbd

•/lwip

算法模块

为了加快开发速度，模拟设备提供了执行流行的音频和视频处理算法的插件。这些可与CrossCore Embedded Studio和VisualDSP++一起使用。有关更多信息，请访问并搜索“Blackfin软件模块”或“SHARC软件模块”。

设计与模拟器兼容的DSP板（目标）

对于嵌入式系统的测试和调试，模拟设备提供了一系列的模拟器。在每个JTAG DSP上，模拟设备提供IEEE 1149.1jtag测试访问端口（TAP）。使用这个JTAG接口可以方便地进行电路内仿真。模拟器通过处理器的TAP访问处理器的内部特性，允许开发人员加载代码、设置断点、查看变量、内存和寄存器。处理器必须停止以发送数据和命令，但一旦模拟器完成某个操作，DSP系统将设置为全速运行，而不会影响系统计时。模拟器要求目标板包含一个头部，该头部支持将DSP的JTAG端口连接到模拟器。

有关目标板设计问题的详细信息，包括机械布局、单处理器连接、信号缓冲、信号终端和模拟器吊舱逻辑，请参阅模拟设备网站（）上的EE-68：模拟设备JTAG仿真技术参考-使用“EE-68”上的网站搜索。本文档定期更新，以跟上对模拟器支持的改进。

附加信息

本数据表概述了ADSP-2126x的体系结构和功能。有关ADSP-2126x系列核心体系结构和指令集的详细信息，请参阅ADSP-2126x SHARC DSP核心手册和ADSP-21160 SHARC DSP指令集参考资料。

相关信号链

信号链是一系列信号调节电子元件，它们接收输入（从采样实时现象或从存储数据中获取的数据），并将链的一部分的输出提供给下一部分。信号链通常用于信号处理应用中，以收集和处理数据或应用基于实时现象分析的系统控制。有关此术语和相关主题的更多信息，请参阅维基百科中的“信号链”条目或模拟设备网站上的EE术语表。

模拟设备通过提供设计为能够很好地协同工作的信号处理组件来简化信号处理系统的开发。查看特定应用程序和相关组件之间关系的工具可在网站上找到。

实验室网站（/Signal Chains）电路中的“应用信号链”页面提供：

•各种电路类型和应用的信号链图形电路框图

•从每个链中的组件向下钻取到选择指南和应用程序信息

•采用最佳实践设计技术的参考设计

管脚功能说明

ADSP-2126x管脚定义如下所示。被识别为同步的输入必须满足与CLKIN（或与用于TMS、TDI的TCK）有关的定时要求。标识为异步（A）的输入可以断言为异步-对CLKIN（或对TCK进行TRST）来说是零。将未使用的输入连接或拉至VDDEXT或GND，以下情况除外：DAI_Px、SPICLK、MISO、MOSI、EMU、TMS、TRST、TDI和AD15–0（注：这些引脚具有内部上拉电阻器。）

以下符号出现在表6的类型列中：A=异步，G=接地，I=输入，O=输出，P=电源，S=同步，（A/D=主动驱动，（O/D=漏极开路，T=三态。

最大功耗

有关最大功耗的详细热量和功率信息，请参阅ADSP-21262 SHARC处理器（EE-216）的估计功率。

绝对最大额定值

大于表12中所列的应力可能会对设备造成永久性损坏。这些仅为应力额定值；不暗示设备在这些或任何其他条件下的功能操作大于本规范操作章节中所示的条件。长期暴露在绝对最大额定条件下可能会影响设备的可靠性。

定时规格

使用给定的精确计时信息。不要试图从其他的加减运算中得到参数。虽然加法或减法会对单个设备产生有意义的结果，但本数据表中给出的值反映了统计变化和最坏情况。因此，添加参数以获得更长的时间是没有意义的。

时间要求适用于由处理器外部电路控制的信号，如用于读取操作的数据输入。时序要求保证处理器与其他设备一起正常工作。

开关特性指定处理器如何更改其信号。处理器外部的电路必须设计为与这些信号特性兼容。开关特性描述了处理器在给定的环境下会做什么。使用开关特性来确保连接到处理器（如存储器）的设备的任何定时要求得到满足。

核心时钟要求

处理器的内部时钟（CLKIN的倍数）为内部存储器、处理器核心、串行端口和并行端口（异步访问模式下读/写选通所需）提供时钟信号。在复位过程中，用CLK_CFG1–0引脚编程DSP的内部时钟频率和外部（CLKIN）时钟频率之间的比率。要确定串行端口的开关频率，使用每个端口的可编程分频器控制（串行端口的DIVx）划分内部时钟。

处理器的内部时钟切换频率高于系统输入时钟（CLKIN）。为了产生内部时钟，DSP使用内部锁相环（PLL）。这种基于PLL的时钟最小化了系统时钟（CLKIN）信号和DSP内部时钟（用于并行端口逻辑和I/O板的时钟源）之间的偏差。

压控振荡器

在应用设计中，PLL倍增值的选择应确保VCO频率不超过表16中规定的fVCO。

•如果输入分配器未启用（INDIV=0），则CLKIN和PLLM的乘积不得超过表16中fVCO（max）的1/2。

•CLKIN和PLLM的产品不得超过fVCO（max）在表16中，如果输入分配器被启用（INDIV=1）。

VCO频率计算如下：

fVCO=2×PLLM×fINPUT fCCLK=（2×PLLM×fINPUT）（2×PLLD）

式中：fVCO=VCO输出PLLM=在PMCTL寄存器中编程的倍增值。

在复位过程中，PLLM值从所选比率中导出在硬件中使用CLK_CFG管脚。

PLLD=2、4、8、16，基于PMCTL寄存器。重置期间，该值为1。

fINPUT=是锁相环的输入频率。

当输入分配器被禁用或输入分配器启用时，fINPUT=CLKIN2

注意作为一个函数的各种时钟周期的定义以及表13所示的适当比率控制以及表14。

图4显示了与外部振荡器或晶体的核心到核心的关系。阴影分频器/乘法器块表示哪里可以使用电源管理控制寄存器（PMCTL）通过硬件或软件设置时钟比率。有关更多信息，请参阅ADSP-2126x SHARC处理器外围设备参考和管理第三代SHARC处理器（EE-290）上的核心PLL。

通电顺序

表15和图5给出了数字信号处理器启动的时序要求。注意，在通电期间，泄漏电流为复位销上可观察到约200μA。此泄漏电流是由于该引脚上的内部上拉电阻器在通电期间启用而产生的。

时钟输入

见表16和图6。

时钟信号

ADSP-2126x可以使用外部时钟或晶体。见CLKIN pin说明。程序员可以通过将必要的组件连接到CLKIN和XTAL来配置ADSP-2126x以使用其内部时钟发生器。图7显示了在基本模式下工作的晶体所使用的组件连接。注意，使用12.5 MHz晶体和16:1（CCLK:CLKIN）的PLL倍频比实现200 MHz时钟速率。

重置

见表17和图8。

中断

表18和图9中的定时规范适用于FLAG0、FLAG1和FLAG2管脚配置为IRQ0、IRQ1和IRQ2中断。配置为中断时，也适用于DAI_P20–1引脚。

核心计时器

当FLAG3被配置为核心定时器（CTIMER）时，表19和图10中的定时规范适用于它。

定时器脉冲宽度调制输出周期定时

表20和图11中的定时规格适用于处于脉宽调制（pulse width modulation）模式的定时器。定时器信号通过SRU路由到DAIúU P20–1引脚。因此，下面提供的正时规范在DAIúU P20–1引脚上有效。

定时器定时

表21和图12中的定时规范适用于WDTH U CAP（脉冲宽度计数和捕获）模式下的定时器。定时器信号通过SRU路由到DAIúU P20–1引脚。因此，下面提供的正时规范在DAIúU P20–1引脚上有效。

直接布线

参见表22和图13，仅用于直接引脚连接（例如，DAI_PB01_I到DAI_PB02_O）。

精密时钟发生器（直接管脚布线）

表23和图14中的计时仅在SRU的配置使得精密时钟发生器（PCG）直接从DAI管脚（通过管脚缓冲器）接收其输入，并将其输出直接发送到DAI管脚。对于其他情况下，PCG的输入和输出没有直接路由到DAI管脚（通过管脚缓冲器），没有可用的定时数据。所有定时参数和开关特性均适用于外部DAI引脚（DAI_P07–DAI_P20）。

Flags

表24和图15中的定时规格适用于FLAG3–0和DAIúu P20–1引脚、并行端口和串行外围接口。

内存读取并行端口

表25、表26、图16和图17中的规范用于在ADSP-2126x访问外部存储器空间时异步连接到存储器（和存储器映射外设）。

内存写并行端口

当ADSP-2126x正在访问外部存储器空间时，使用表27、表28、图18和图19中的规格来异步连接到存储器（和存储器映射外设）。

串行端口

为了确定在给定时钟速度下两个设备之间是否可以通信，必须确认表29、表30、表31、表32、图20、图21和图22中的规范：1）帧同步延迟和帧同步设置和保持；2）数据延迟和数据设置和保持；以及3）SCLK宽度。

输入数据端口（IDP）

表33和图23。IDP信号（SCLK、FS、SDATA）使用SRU路由到DAI_P20–1管脚。因此，下面提供的正时规范在DAIúU P20–1引脚上有效。

串行端口信号（SCLK、FS、DxA和/DxB）使用SRU路由到DAI_P20–1管脚。因此，下面提供的正时规范在DAIúU P20–1引脚上有效。

并行数据采集端口（PDAP）

PDAP的时间要求见表34和图24。PDAP是IDP的信道0的并行模式操作。有关IDP操作的详细信息，请参阅ADSP-2126x外设手册的IDP章节。表34。并行数据采集端口（PDAP）

请注意，最重要的16位外部PDAP数据可以通过并行端口AD15–0或DAI_P20–5引脚提供。其余四位只能通过DAI_P4–1获得。以下计时在DAIúU P20–1引脚或AD15–0引脚有效。

SPI接口协议主机

SPI接口协议从机

JTAG测试访问端口及仿真

输出驱动电流

图28显示了ADSP-2126x输出驱动器的典型I-V特性。这些曲线表示了输出驱动器的电流驱动能力作为输出电压的函数。

试验条件

交流信号规格（定时参数）见第18页表16至第36页表37。这些包括输出禁用时间、输出启用时间和电容负载。

如图30所示，当信号穿过1.5V电平时，对信号进行计时。在第一个信号达到1.5 V和第二个信号达到1.5 V之间测量所有延迟（纳秒）。

电容性负载

输出延迟和保持基于标准电容负载：所有引脚上的30 pF（见图29）。图32以图形方式显示了输出延迟和保持是如何随负载电容而变化的（注意，此图或降额不适用于输出禁用延迟）。图31、图32和图33的图形在典型输出延迟与负载电容和典型输出上升时间（20%到80%，V=Min）与负载电容的所示范围之外可能不是线性的。