摘要
通信用高性能信号处理器，图形和图像应用；超级哈佛建筑；四条独立总线，用于双数据获取、指令；获取和非侵入式I/O；32位IEEE浮点运算单元乘法器，ALU和移位器；双端口片上SRAM和集成I/O外设-a；完整的片上系统；集成多处理功能；主要功能-处理器核心；50mips，20ns指令速率，单周期指令执行；120 MFLOPS峰值，80 MFLOPS持续性能；模位反向寻址的双数据地址产生器；具有零开销循环的高效程序排序：单循环回路设置；IEEE JTAG标准1149.1测试接入端口及片上仿真；32位单精度和40位扩展精度IEEE；浮点数据格式或32位定点数据格式；240铅MQFP封装，热增强MQFP，225球；塑料球栅阵列（PBGA）无铅包装。
一般说明
ADSP-21061 SHARC超级哈佛结构计算机是一种信号处理微型计算机，提供了新的功能和性能水平。ADSP-21061 SHARC是一个32位处理器，为高性能而优化数字信号处理器应用。ADSP-21061以ADSP-21000数字信号处理器为核心，构成一个完整的片上系统，增加了一个双端口片上SRAM和一个专用I/O总线支持的集成I/O外设。
采用高速低功耗CMOS工艺制造ADSP-21061的指令周期为20ns，工作速度为50mips。通过片上指令缓存，处理器可以在一个周期内执行每一条指令。表1显示了ADSP-21061/ADSP-21061L的性能基准。
ADSP-21061 SHARC代表了一种新的信号计算机集成标准，它将高性能浮点数字信号处理器内核与集成的片上系统功能相结合，包括1M位SRAM存储器、主机处理器接口、DMA控制器、串行端口和用于无胶数字信号处理器多处理的并行总线连接。
ADSP-21061延续了SHARC业界领先的DSP集成标准，将高性能32位DSP内核与集成的片上系统功能结合在一起。
第1页的框图说明了以下体系结构特征：
•具有共享数据寄存器文件的计算单元（ALU、乘法器和移位器）
•数据地址生成器（DAG1、DAG2）
•带指令缓存的程序序列器
•PM和DM总线能够在每个核心处理器周期支持内存和核心之间的四个32位数据传输
•间隔计时器
•片上SRAM
•用于连接片外存储器和外围设备的外部端口
•主机端口和多处理器接口
•DMA控制器
•串行端口
•JTAG测试访问端口
SHARC家族核心架构
ADSP-21061包括ADSP-21000系列核心的以下架构特征。ADSP-21061处理器与ADSP-21020、ADSP-21060和ADSP-21062 SHARC处理器的代码和功能兼容。
独立的并行计算单元
算术/逻辑单元（ALU）、乘法器和移位器都执行单周期指令。这三个单元并行排列，最大化了计算吞吐量。单个多功能指令执行并行运算单元和乘法器操作。这些计算单元支持IEEE 32位单精度浮点、扩展精度40位浮点和32位定点数据格式。
数据寄存器文件
通用数据寄存器文件用于在计算单元和数据总线之间传输数据，以及存储中间结果。这个10端口、32寄存器（16个主寄存器、16个辅助寄存器）的寄存器文件，结合ADSP-21000 Harvard体系结构，允许在计算单元和内部存储器之间无约束的数据流。
指令和两个操作数的单周期获取
ADSP-21061采用了增强的哈佛体系结构，其中数据存储器（DM）总线传输数据，程序存储器（PM）总线传输指令和数据（第1页图1）。由于其独立的程序和数据存储总线以及片上指令缓存，处理器可以在一个周期内同时获取两个操作数和一条指令（从缓存）。
指令缓存
ADSP-21061包括一个片上指令高速缓存，它支持三总线操作以获取一条指令和两个数据值。缓存是选择性的，只缓存取数与PM总线数据访问冲突的指令。这允许全速执行核心、循环操作，如数字滤波器乘法累加和FFT蝶形处理。
带硬件循环缓冲区的数据地址生成器
ADSP-21061的两个数据地址生成器（DAG）在硬件上实现循环数据缓冲区。圆形缓冲器允许有效编程延迟线和数字信号处理所需的其他数据结构，通常用于数字滤波器和傅里叶变换。ADSP-21061的两个DAG包含足够的寄存器，可以创建多达32个循环缓冲区（16个主寄存器集，16个次寄存器集）。DAG自动处理环绕的地址指针，减少了开销，提高了性能并简化了实现。循环缓冲区可以在任何内存位置开始和结束。
灵活指令集
48位指令字可容纳各种并行操作，以实现简洁的编程。例如，ADSP-21061可以有条件地在一条指令中执行乘法、加法、减法和分支。
内存和I/O接口功能
ADSP-21061处理器为SHARC系列核心增加了以下架构特性。
双端口片上存储器
ADSP-21061包含一个兆位的片上SRAM，每一个由0.5M位组成的两个块。每个库有8个16位列，每列有4k个16位字。每个内存块都是双端口的，由核心处理器和I/O处理器或DMA控制器进行单周期独立访问。双端口存储器和独立的片上总线允许在一个周期内从核心进行两次数据传输，从I/O进行一次数据传输（ADSP-21061内存映射见图4）。
在ADSP-21061上，存储器可以配置为32位数据的最大32k字、16位数据的最大64k字、48位指令的最大16k字（和40位数据）或最大为1兆位的不同字大小的组合。所有内存都可以作为16位、32位或48位访问。
支持16位浮点存储格式，有效地将可存储在芯片上的数据量加倍。32位浮点和16位浮点格式之间的转换是在一条指令中完成的。
虽然每个存储块可以存储代码和数据的组合，但是当一个块存储数据时，使用DM总线进行传输，而另一个块存储指令和数据时，使用PM总线进行传输，访问效率最高。以这种方式使用DM总线和PM总线，每个内存块有一个专用的总线，确保了两次数据传输的单周期执行。在这种情况下，指令必须在缓存中可用。当其中一个数据操作数通过ADSP-21061的外部端口传输到片外或从片外传输时，也保持单周期执行。
片外存储器和外设接口
ADSP-21061的外部端口提供处理器与片外存储器和外围设备的接口。4G的片外地址空间包含在ADSP-21061的统一地址空间中。用于程序存储器、数据存储器和I/O的独立片上总线在外部端口上多路复用，以创建具有单个32位地址总线和单个48位（或32位）数据总线的外部系统总线。片内超级哈佛架构提供三总线性能，片外统一地址空间为设计者提供灵活性。
通过对高阶地址行进行片上解码以生成存储库，从而方便了外部存储设备的寻址
选择信号。为了简化页面模式DRAM的寻址，还生成了单独的控制线。ADSP-21061提供可编程内存等待状态和外部内存确认控制，允许以可变访问、保持和禁用时间要求与DRAM和外围设备进行接口。
主机处理器接口
ADSP-21061的主机接口允许轻松连接到16位和32位的标准微处理器总线，不需要额外的硬件。支持以处理器的全时钟速率进行异步传输。主机接口通过ADSP-21061的外部端口访问，并将内存映射到统一地址空间。主机接口提供两个DMA通道；代码和数据传输以较低的软件开销完成。
主机处理器请求ADSP-21061的外部总线
具有主机总线请求（HBR）、主机总线授权（HBG）和就绪（REDY）信号。主机可以直接读写ADSP-21061的内部存储器，并可以访问DMA信道设置和邮箱寄存器。为有效执行主机命令提供了矢量中断支持。
DMA控制器
ADSP-21061的片上DMA控制器允许零开销数据传输，无需处理器干预。DMA控制器对处理器核心独立且不可见地操作，允许在核心同时执行其程序指令时进行DMA操作。
DMA传输可以发生在ADSP-21061的内部存储器和外部存储器、外部外设或主机处理器之间。DMA传输也可以发生在ADSP-21061的内部存储器和串行端口之间。
外部存储器和外部外围设备之间的DMA传输是另一种选择。在DMA传输期间执行16、32或48位字的外部总线打包。
ADSP-21061-4通过串行端口提供6个DMA通道，通过处理器的外部端口提供2个DMA通道（用于主机处理器、其他ADSP-21061s、内存或I/O传输）。可以使用DMA传输将程序下载到ADSP-21061。异步片外外设可以使用DMA请求/授权线控制两个DMA信道（DMAR1-2，DMAG1-2）。其他DMA功能包括在DMA传输完成时生成中断，以及用于自动链接DMA传输的DMA链。
串行端口
ADSP-21061具有两个同步串行端口，为各种数字和混合信号外围设备提供廉价接口。串行端口可以在处理器的全时钟速率下工作，为每个端口提供高达50mbps的最大数据速率。独立的发送和接收功能为串行通信提供了更大的灵活性。串行端口数据可以通过DMA自动地在片上存储器之间传输。每个串行端口都提供TDM多通道模式。
串行端口可以使用小端或大端传输格式，字长可从3位到32位选择。它们提供可选的同步和传输模式以及可选的μ律或A律压扩。串行端口时钟和帧同步可以在内部或外部生成。串行端口还包括关键字和密钥掩码增强处理器间通信的功能。
多处理
ADSP-21061提供了为多处理器DSP系统量身定制的强大功能。统一地址空间（见图4）允许每个ADSP-21061的处理器间直接访问内部存储器。包含分布式总线仲裁逻辑用于简单、无胶连接系统的片上多达六个ADSP-21061s和一个主机处理器。主处理器转换只需要一个周期的开销。总线仲裁是可选择固定优先级或旋转优先级。总线锁定允许信号量的不可分割的读-修改-写序列。为处理器间命令提供一个矢量中断。处理器间数据传输的最大吞吐量为500 Mbps通过外部端口。允许同时广播写入向所有ADSP-21061s传输数据，并可用于实现反射信号量。
程序启动
ADSP-21061的内部存储器可以在系统通电时从8位EPROM或主机处理器启动。
引导源的选择由BMS（引导内存选择）、EBOOT（EPROM引导）和LBOOT（主机引导）管脚控制。32位和16位主机处理器可用于引导。
从ADSP-21060或ADSP-21062电话
ADSP-21061与ADSP-21060/ADSP-21061/ADSP-21062处理器的管脚兼容。对应于ADSP-21060/ADSP-21062的链路端口管脚的ADSP-21061管脚没有连接。
ADSP-21061是与ADSP-21060/ADSP-21062处理器兼容的目标代码，但以下功能部件除外：
•ADSP-21061内存分为两个块，每个块有八列，每列深度为4k。ADSP-21060/ADSP-21062内存每个块有16列。
•链接端口功能不可用。
•握手外部端口DMA引脚DMAR2和DMAG2分配给外部端口DMA信道6，而不是信道8。
•该运动的2-D DMA功能不可用。
•SPORT DMA中的修改寄存器不可编程。
在ADSP-21061上，块0开始于内部存储器的开头，普通字地址0x0002 0000。块1从块0的末尾开始，具有连续的地址。内存中剩余的地址被划分为块，这些块别名为块1。这允许在ADSP-21062的块1中存储的任何代码或数据在ADSP-21061上保留相同的地址这些地址将别名进入每个处理器的实际块1。
如果您使用ADSP-21062开发应用程序，但要迁移到ADSP-21061，请仅使用每个内存库的前八列。在ADSP-21062的每个银行中，您的应用程序限制为8k条指令或16k条数据，或不超过存储银行的任何指令或数据组合。
开发工具
模拟设备通过一整套软件和硬件开发工具支持其处理器，包括集成开发环境（包括CrossCore Embedded Studio和/或VisualDSP++）、评估产品、模拟器和各种软件插件。
集成开发环境（IDE）
对于C/C++软件编写和编辑、代码生成和调试支持，模拟设备提供了两种IDE。
最新的IDE CrossCore Embedded Studio基于Eclipse框架。它支持大多数模拟设备处理器系列，是未来处理器（包括多核设备）的首选IDE。CrossCore Embedded Studio无缝集成了可用的软件插件，以支持实时操作系统、文件系统、TCP/IP堆栈、USB堆栈、算法软件模块和评估硬件板支持包。有关更多信息，请访问/cces。商标
其他的模拟设备IDE，VisualDSP++，支持CrossCore嵌入式Studio发布之前引入的处理器系列。该IDE包括模拟设备VDK实时操作系统和开源TCP/IP协议栈。有关更多信息，请访问/visualdsp。请注意，VisualDSP++将不支持未来的模拟设备处理器。
EZ-KIT Lite评估板
对于处理器评估，模拟设备提供广泛的EZ-KIT Lite评估板。包括处理器和关键外设，评估板还支持片上仿真能力等评估和开发功能。还提供了各种EZ扩展器，这些扩展器是提供额外专门功能的子卡，包括音频和视频处理。有关更多信息，请访问并搜索“ezkit”或“ezextender”。
EZ-KIT Lite评估套件
以更经济有效的方式了解模拟设备处理器，模拟设备提供了一系列的EZKIT Lite评估工具包。每个评估套件包括一个EZ-kit Lite评估板、下载可用IDE评估版本的说明、USB电缆和电源。EZ-KIT Lite板上的USB控制器连接到用户PC的USB端口，使所选IDE评估套件能够模拟电路中的板上处理器。这允许客户下载、执行和调试EZ-KIT Lite系统的程序。它还支持车载闪存设备的电路内编程，以存储用户特定的启动代码，从而实现独立操作。随着CrossCore Embedded Studio或VisualDSP++的完整版本的安装（单独出售），工程师可以为支持的EZKit或任何使用支持的模拟设备处理器的自定义系统开发软件。
用于CrossCore Embedded Studio的软件加载项
模拟设备提供软件外接程序，与CrossCore Embedded Studio无缝集成，以扩展其功能并减少开发时间。插件包括用于评估硬件的板支持包、各种中间件包和算法模块。这些加载项中的文档、帮助、配置对话框和编码示例在加载项安装后可通过CrossCore Embedded Studio IDE查看。
评估硬件的板支持包
EZ-KIT Lite评估板和EZExtender子卡的软件支持由称为板支持包（BSP）的软件加载项提供。bsp包含所需的驱动程序、相关的发行说明，并为给定的评估硬件选择示例代码。特定BSP的下载链接位于相关EZ-KIT或EZExtender产品的网页上。该链接位于产品网页的产品下载区域。
中间件包
模拟设备分别提供中间件插件，如实时操作系统、文件系统、USB堆栈和TCP/IP堆栈。有关详细信息，请参阅以下网页：
•/ucos3
•/ucfs
•/ucusbd
•/lwip
算法模块
为了加快开发速度，模拟设备提供了执行流行的音频和视频处理算法的插件。这些可与CrossCore Embedded Studio和VisualDSP++一起使用。有关更多信息，请访问并搜索“Blackfin软件模块”或“SHARC软件模块”。
设计与模拟器兼容的DSP板（目标）
对于嵌入式系统的测试和调试，模拟设备提供了一系列的模拟器。在每个JTAG DSP上，模拟设备提供IEEE 1149.1jtag测试访问端口（TAP）。使用这个JTAG接口可以方便地进行电路内仿真。模拟器通过处理器的TAP访问处理器的内部特性，允许开发人员加载代码、设置断点、查看变量、内存和寄存器。处理器必须停止以发送数据和命令，但一旦模拟器完成某个操作，DSP系统将设置为全速运行，而不会影响系统计时。模拟器要求目标板包含一个头部，该头部支持将DSP的JTAG端口连接到模拟器。
有关目标板设计问题的详细信息，包括机械布局、单处理器连接、信号缓冲、信号终端和模拟器吊舱逻辑，请参阅模拟设备网站（）上的EE-68：模拟设备JTAG仿真技术参考-使用“EE-68”上的网站搜索。本文档定期更新，以跟上对模拟器支持的改进。
附加信息
本数据表概述了ADSP-21061的体系结构和功能。有关ADSP-21000系列核心体系结构和指令集的详细信息，请参阅ADSP-2106x SHARC用户手册。
相关信号链
信号链是一系列信号调节电子元件，它们接收输入（从采样实时现象或从存储数据中获取的数据），并将链的一部分的输出提供给下一部分。信号链通常用于信号处理应用中，以收集和处理数据或应用基于实时现象分析的系统控制。有关此术语和相关主题的更多信息，请参阅模拟设备网站上EE术语表中的“信号链”条目。
模拟设备通过提供设计为能够很好地协同工作的信号处理组件来简化信号处理系统的开发。网站上提供了一个查看特定应用程序和相关组件之间关系的工具。
实验室的电路（/signal chains）提供：商标
•各种电路类型和应用的信号链图形电路框图
•从每个链中的组件向下钻取到选择指南和应用程序信息
•采用最佳实践设计技术的参考设计
管脚功能说明
ADSP-21061管脚定义如下所示。ADSP-21061和ADSP-21061L上的所有管脚都相同。被标识为同步的输入必须符合CLKIN（或用于TMS、TDI的TCK）的定时要求。标识为异步（A）的输入可以异步断言为CLKIN（或TRST的TCK）。
除了ADDR31-0、DATA47-0、FLAG3-0、SW和具有内部上拉或下拉电阻器（CPA、ACK、DTx、DRx、TCLKx、RCLKx、TMS和TDI）的输入外，未使用的输入应与VDD或GND连接或拉接-这些引脚可以保持浮动。这些引脚有一个逻辑电平保持电路，防止从内部浮动输入。
EZ-ICE探头靶板连接器
ADSP-2106x EZ-ICE仿真器采用ADSP-2106x的IEEE1149.1JTAG测试接入端口，在仿真过程中对目标板处理器进行监控。EZ-ICE探头要求ADSP-2106x的CLKIN、TMS、TCK、TDI、TDO和GND信号可通过14针连接器（2排7针条形头）在目标系统上访问，如图5所示。EZ-ICE探针直接插在该连接器上，用于板上模拟芯片。如果要使用ADSP-2106x EZ-ICE，则必须将此连接器添加到目标板设计中。EZICE连接器和共享EZ-ICE JTAG引脚的最远设备之间的总记录道长度最大应限制为15英寸，以保证运行。此长度限制必须包括路由到一个或多个ADSP-2106x设备的EZ-ICE JTAG信号，或ADSP-2106x设备和链上其他JTAG设备的组合。
14针，双列针带式收割台用键固定在销3位置，必须从收割台上拆下销3。销必须为0.025平方英寸，长度至少为0.20英寸。销间距应为0.1×0.1英寸。可从3M、McKenzie和Samtec等供应商处获得销带头。BTMS，BTCK，提供BTRST和BTDI信号，以便测试访问端口也可用于板级测试。
当连接器不用于仿真时，如图5所示，在Bxxx引脚和xxx引脚之间放置跳线。如果您不打算使用测试访问端口进行板测试，请将BTRST连接到GND，并将BTCK连接或向上拉到VDD。必须在通电（通过连接器上的BTRST）后断言TRST引脚（脉冲低），或保持低电平，以使ADSP-2106x正常工作。EZ-ICE探针上未连接任何Bxxx引脚（引脚5、7、9和11）。
JTAG信号在EZ-ICE探头上终止，如表3所示。
图6显示了包含多个ADSP-2106x处理器的系统的JTAG扫描路径连接。
将CLKIN连接到EZ-ICE割台的插脚4是可选的。emulator仅在被指示以同步方式执行诸如启动、停止和单步执行多个ADSP-2106xs的操作时使用CLKIN。如果不需要在多个处理器上同步执行这些操作，只需将EZ-ICE头的引脚4连接到地上。
如果需要同步多处理器操作CLKIN已连接，多个ADSP-21061处理器和EZ-ICE头上的CLKIN管脚之间的时钟偏差必须最小。如果偏差过大，同步操作可能会在处理器之间关闭一个或多个周期。对于同步多处理器操作TCK，TMS，CLKIN和EMU应该被视为倾斜方面的关键信号，并且应该在您的板上尽可能短的布局。如果TCK、TMS和CLKIN在您的系统中驱动大量ADSP-21061s（超过8个），则将它们视为使用多个驱动程序的“时钟树”，以最小化偏差。（参见下面的图7和ADSP-2106x SHARC用户手册“高频设计注意事项”一节中的“JTAG时钟树”和“时钟分布”。）
如果不需要同步多处理器操作（即CLKIN未连接），只需使用适当的并行终端-TCK和TMS上的动作。TDI、TDO、EMU和TRST在倾斜方面不是关键信号。
外部功耗（5V）
总功耗有两个部分，一个是由于内部电路，另一个是由于外部输出驱动器的切换。内部功耗取决于指令执行序列和所涉及的数据操作数。内部功耗的计算方法如下：
总功耗的外部分量是由输出引脚的切换引起的。其大小取决于：
-在每个周期中切换的输出管脚数（O）
-开关的最大频率（f）
-它们的负载电容（C）
-电压波动（VDD）
计算公式为：
负载电容应包括处理器的封装电容（CIN）。开关频率包括驱动负载升高然后再降低。地址和数据管脚可以以1/（2tCK）的最大速率高速和低速驱动。写入选通可以以1/tCK的频率切换每个周期。选择引脚开关在1/（2tCK），但选择可以打开每个周期。示例：使用以下假设估计PEXT：
•具有一组外部数据存储器RAM（32位）的系统
•使用四个128k×8 RAM芯片，每个芯片的负载为10磅力
•外部数据存储器写入每隔一个周期发生一次，速率为1/（4tCK），50%的管脚切换
•指令周期率为40 MHz（tCK=25 ns）
对于可以驱动的每一类管脚，都计算出了PEXT方程：
现在可以通过添加一个典型的内部功耗来计算这些条件下的典型功耗：
请注意，导致最坏情况的PEXT的条件与导致最坏情况的PINT的条件不同。当100%的输出管脚从所有1切换到所有0时，不能出现最大管脚数。还要注意的是，应用程序同时切换100%甚至50%的输出并不常见。
内部功耗（3.3V）
这些规范适用于VDD的内部电源部分只有。外部电源电流和总电源电流的计算见本数据表的功耗部分。有关用于测量功率差异的代码的完整讨论，请参见技术说明“SHARC功耗测量结果。”
规范基于操作场景：
要估计特定应用程序的功耗，请使用以下公式，其中%是您的程序在该状态下花费的时间量：
外部功耗（3.3V）
总功耗有两个部分，一个是由于内部电路，另一个是由于外部输出驱动器的切换。内部功耗取决于指令执行序列和所涉及的数据操作数。内部功耗的计算方法如下：
总功耗的外部分量是由输出引脚的切换引起的。其大小取决于：
-在每个周期中切换的输出管脚数（O）
-开关的最大频率（f）
-它们的负载电容（C）
-它们的电压摆动（VDD）通过以下公式计算：
负载电容应包括处理器的封装电容（CIN）。开关频率包括驱动负载升高然后再降低。地址和数据管脚可以以1/（2tCK）的最大速率高速和低速驱动。写入选通可以以1/tCK的频率切换每个周期。选择引脚开关在1/（2tCK），但选择可以打开每个周期。示例：使用以下假设估计PEXT：
•具有一组外部数据存储器RAM（32位）的系统
•使用四个128k×8 RAM芯片，每个芯片的负载为10磅力
•外部数据存储器写入每隔一个周期发生一次，速率为1/（4tCK），50%的管脚切换
•指令周期率为40 MHz（tCK=25 ns）
对于可以驱动的每一类管脚，都计算出了PEXT方程：
现在可以通过添加一个典型的内部功耗来计算这些条件下的典型功耗：
请注意，导致最坏情况的PEXT的条件与导致最坏情况的PINT的条件不同。当100%的输出管脚从所有1切换到所有0时，不能出现最大管脚数。还要注意的是，应用程序同时切换100%甚至50%的输出并不常见。
绝对最大额定值
大于下面列出的应力可能会对设备造成永久性损坏。这些仅为应力额定值；设备在这些或任何其他条件下的功能运行
而不是本规范操作章节中所示的内容。长期暴露在绝对最大额定条件下可能会影响设备的可靠性。
包装标识信息
图8中显示的信息提供了有关ADSP-21061处理器的包品牌的详细信息。有关产品可用性的完整列表，请参阅第52页的订购指南。
定时规格
所示的定时规范基于50mhz的CLKIN频率（tCK＝20ns）。DT降额允许在tCK规范的最小到最大范围内计算定时规范（见表7）。DT是减额CLKIN周期（tCK）和25 ns CLKIN周期之间的差异：
使用给定的精确计时信息。不要试图从其他的加减运算中得到参数。虽然加法或减法会对单个设备产生有意义的结果，但本数据表中给出的值反映了统计变化和最坏情况。因此，不能有意义地添加参数以获得更长的时间。
有关电压参考电平，请参见图29测试条件下的电压参考电平。
时间要求适用于由处理器外部电路控制的信号，如用于读取操作的数据输入。时序要求保证处理器与其他设备一起正常工作。（O/D）=漏极开路，（A/D）=主动驱动。
开关特性指定处理器如何更改其信号。您无法控制处理器外部的定时电路必须设计为与这些信号特性兼容。开关特性告诉你处理器在给定的情况下会做什么。您还可以使用切换特性来确保连接到处理器的设备（如内存）的任何计时要求都得到满足。
内存读取总线主控
使用这些规范来异步连接到内存（和内存映射外设），而不参考CLKIN。当ADSP-21061是表12。内存读取总线主控总线主机异步访问外部存储器空间访问模式。注意ACK、DATA、RD、WR和DMAGx选通时序参数仅适用于异步访问模式。
内存写入总线主机
使用这些规范来异步连接到内存（和内存映射外设），而不参考CLKIN。当ADSP-21061是表13。内存写入总线主机总线主机异步访问外部存储器空间访问模式。注意ACK、DATA、RD、WR和DMAGx选通时序参数仅适用于异步访问模式。
同步读写总线主机
使用这些规范连接到需要CLKIN相对定时的外部内存系统，或访问从ADSP-21061（在多处理器内存空间中）。这些同步切换特性在异步内存读写期间也有效，除非另有说明。当访问从ADSP-21061时，这些开关特性必须满足从机同步读/写的时序要求。从ADSP-21061还必须满足数据和确认设置和保持时间的（总线主）定时要求。
同步读写总线从机
对于从机IOP寄存器或内部存储器（在多处理器内存空间中）的ADSP-21061总线主访问，请使用这些规范。总线主设备必须满足这些（总线从设备）定时要求。
多处理器总线请求和主机总线请求
使用这些规范在多处理ADSP-21061s（BRx）或主机处理器（同步和异步）之间传递总线主控。
异步读写主机到ADSP-21061
对异步主机处理器使用这些规范在主机断言CS和HBR（低）。在ADSP-21061返回HBG之后，主机可以驱动RD和WR引脚访问ADSP-21061内存或IOP寄存器。假设HBR和HBG这个时间很短。
三态定时总线主、从、HBR、SBTS
这些规范显示了内存接口相对于CLKIN和SBTS管脚是如何被禁用（停止驱动）或启用（恢复驱动）的。此定时适用于总线主转换周期（BTC）和主机转换周期（HTC）以及SBTS管脚。
DMA握手
这些规范描述了三种DMA握手模式。在这三种模式中，DMARx用于启动传输。对于握手模式，DMAGx控制外部数据的锁定或启用。对于外部握手模式，数据传输由ADDR31–0、RD、WR、SW、PAGE、MS3–0控制，表20。DMA握手ACK和DMAGx信号。对于Paced Master模式，数据传输由ADDR31–0、RD、WR、MS3–0和ACK（非DMAG）控制。对于Paced Master模式，内存读取-总线主控、内存写总线主控和同步ADDR31–0的读/写总线主计时规范，RD、WR、MS3–0、SW、PAGE、DATA47–0和ACK也适用。
串行端口
要确定两个设备之间是否可以以时钟速度n进行通信，必须确认以下规范：1）帧同步延迟和帧同步设置和保持，2）数据延迟和数据设置和保持，以及3）SCLK宽度。
JTAG测试访问端口及仿真
关于JTAG测试访问端口和仿真，请参见表28和图26。
试验条件
输出禁用时间
当输出引脚停止驱动，进入高阻抗状态，并开始从其输出的高或低电压衰减时，它们被认为是禁用的。母线上的电压衰减时间V取决于电容性负载CL和负载电流IL。此衰减时间可由以下方程式近似计算：
如图27所示，输出禁用时间tDIS是tMEASURED和tDECAY之间的差值。时间tMeasured是指从基准信号切换到输出电压从测量的输出高电压或输出低电压衰减△V的时间间隔。tDECAY用试验载荷CL和IL计算，且△V等于0.5 V。
输出启用时间
当输出管脚从高阻抗状态过渡到开始驱动时，输出管脚被认为是启用的。输出启用时间tENA是从参考信号达到高或低电压水平到输出达到指定的高或低跳闸点的时间间隔，如输出启用/禁用图（图27）所示。如果启用了多个管脚（如数据总线），则测量值为开始驱动的第一个管脚的测量值。
系统保持时间计算示例
要确定特定系统中的数据输出保持时间，首先使用上面给出的公式计算tDECAY。选择V为ADSP-21061的输出电压和需要保持时间的设备的输入阈值之间的差。典型的∏V为0.4 V。CL为总线总电容（每根数据线），IL为总泄漏或三态电流（每根数据线）。保持时间为tDECAY加上最小禁用时间（即，写入周期的tDATRWH）。
输出驱动特性
图30至图37显示了ADSP-21061（5 V）和ADSP-21061L（3 V）输出驱动器的典型特性。这些曲线代表了电流驱动能力和输出驱动器的开关行为作为电阻和电容负载的函数。
电容性负载
输出延迟和保持基于标准电容负载：所有引脚上50 pF（见图28）。对于额定值50 pF以外的负载，给出的延迟和保持规范应降低1.5 ns/50 pF。图31、图32、图35和图36显示了输出上升时间如何随电容而变化。图33和图37以图形方式显示了输出延迟和保持是如何随负载电容而变化的。（注意，此图或降额不适用于输出禁用延迟；请参阅上一节测试条件下的输出禁用时间。）图31、图32、图35和图36的图在所示范围之外可能不是线性的。
环境条件
热特性
ADSP-21061提供240引线热增强型MQFP包。热增强MQFP的顶面包含一个金属弹头，模具的大部分热量从金属弹头散发出去。弹头与包装的上表面齐平。注意，金属弹头通过设备基板内部连接到GND。
ADSP-21061L有240铅MQFP和225球塑料BGA封装。
所有包装都是为一个箱子温度（TCASE）指定的。为确保不超过TCASE，可使用散热器和/或气流源。散热器应该用热粘合剂连接。
TCASE=外壳温度（在包装顶面测量）
环境温度
PD=功率损耗（W）（该值取决于具体应用；功率损耗下显示了计算PD的方法）。
θCA=下表中的值。
外形尺寸
[1]适用于三个statable管脚：DATA47–0、ADDR31–0、MS3–0、RD、WR、PAGE、ADRCLK、SW、ACK、FLAG3–0、HBG、REDY、DMAG1、DMAG2、BMS、BR6–1、TFSx、RFSx、TDO、EMU。（请注意，在多处理器系统中，当ID=001和另一个ADSP-21061不请求总线主控时，ACK在复位期间以2 k在内部上拉。）
[2]适用于三个内部上拉的固定销：DT0、DT1、TCLK0、TCLK1、RCLK0、RCLK1。7适用于CPA引脚。
[3]适用于上拉时的确认销。（注意，在多处理器系统中，当ID=001和另一个ADSP-21061L不请求总线主控时，ACK在复位过程中以2 k在内部上拉）。
[4]当保持器锁存启用时应用于确认销。
[5]适用于所有信号管脚。
[6]有保证但未经测试。
[7]用于测量I的测试程序代表最坏情况下的处理器操作，在正常应用条件下是不可持续的。使用典型应用进行的实际内部功率测量小于规定值。
[8]IDDINHIGH是基于一系列高活性代码的复合平均值。IDDINLOW是基于一系列低活动代码的复合平均值。
[9]IDDINLOW是基于一系列低活动代码的复合平均值。
[10]Idle表示执行Idle指令期间的ADSP-21061L状态。
[11]Idle16表示执行Idle16指令时的ADSP-2106x状态。
[12]用于测量I的测试程序表示最坏情况下的处理器操作，在正常应用条件下是不可持续的。使用典型应用进行的实际内部功率测量小于规定值。
[13]IDDINHIGH是基于一系列高活性代码的复合平均值。IDDINLOW是基于一系列低活动代码的复合平均值。
[14]IDDINLOW是基于一系列低活动代码的复合平均值。
[15]Idle表示执行Idle指令期间的ADSP-21061L状态。
[16]Idle16表示执行Idle16指令期间的ADSP-21061L状态。
[17]在通电顺序完成后应用。在通电时，处理器的内部锁相环需要的时间不超过100μs，而复位时间较低，假设V和CLKIN稳定（不包括外部时钟振荡器的启动时间）。
[18]仅当多个ADSP-21061s必须在程序计数器（PC）相等的情况下从复位同步到CLKIN时才需要。不需要多个ADSP-21061s通过共享总线（通过外部端口）通信，因为总线仲裁逻辑在复位后自动同步。
[19]参考MSx、SW、BMS的下降沿。
[20]ACK延迟/设置：用户必须满足tDAAK或tDSAK或同步规范tSAKC，以解除ACK的断言（低），所有三个规范都必须满足ACK的断言（高）。
[21]有关给定电容和直流负载的保持时间计算，请参阅第43页的系统保持时间计算示例。
[22]只有当地址和开关输入的设置时间（CLKIN之前）大于10+DT/8且小于19+3DT/4时，tDACKAD才为真。如果地址和输入的设置时间大于19+3DT/4，那么ACK在CLKIN之后是有效的14+DT/4（max）。无论MMSWS或strobes的状态如何，看到具有M字段匹配的地址的从机都将使用ACK响应。使用tACKTR，一个从机将在每个周期返回三个状态。
[23]CPA断言必须满足CLKIN的设置；deassertion不需要满足CLKIN的设置。
[24]对于ADSP-21061L（3.3 V），本规范最大值为8.5–DT/8 ns。
[25]（O/D）=漏极开路，（A/D）=主动驱动。
[26]对于ADSP-21061L（3.3 V），此规格最大为12 ns。
[27]对于ADSP-21061L（3.3V），此规格为40+23DT/16ns（最小值）。
[28]如果DMARx不用于延迟读取完成，则tVDATDGH有效。如果使用DMARx延长读取，则tVDATDGH=tCK–.25tCCLK–8+（n×tCK），其中n等于延长访问的额外周期数。
[29]有关给定电容和直流负载的保持时间计算，请参阅第43页的系统保持时间计算示例。
[30]对于ADSP-21061L（3.3V），本规范最小值为-1.0ns。
[31]对于ADSP-21061L（3.3V），此规格最小为3.5ns。
[32]MCE=1，TFS enable和TFS valid遵循tDDTLFSE和tDDTENFS。
