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特征
80 MSPS保证采样率；100分贝双音SFDR，69.3兆赫和70.3兆赫；73.1分贝信噪比，70兆赫输入；97 dBc SFDR，70 MHz输入；良好的线性度；DNL=±0.4 LSB典型值；INL=±0.6 LSB典型值；1.2W功耗；3.3 V和5 V电源操作；2.0V p-p差动满标度输入；LVDS输出（ANSI-644兼容）；数据格式选择；输出时钟可用。
应用
多载波多模蜂窝接收机；天线阵定位；功率放大器线性化；宽带无线；雷达，红外成像；通信仪表。
一般说明
AD9444是一个14位单片采样模数转换器（ADC），具有片上、跟踪和保持电路，并针对功率、小尺寸和易用性进行了优化。该产品以高达80 MSPS的转换速率运行，并针对多载波、多模接收机（如蜂窝基础设施设备中的接收机）进行了优化。
ADC需要3.3v和5.0v的电源和一个低压差分输入时钟才能实现全性能工作。许多应用程序不需要外部引用或驱动程序组件。数据输出与LVDS兼容（ANSI644）或CMOS兼容，包括减少短跟踪距离所需的总电流的方法。
可选功能允许用户实现各种可选操作条件，包括数据格式选择和输出数据模式。
AD9444可在工业温度范围（-40°C至+85°C）内指定的100铅表面贴装塑料封装（100铅TQFP/EP）中提供。
产品亮点
1.高性能：多载波、多模3G和4G蜂窝基站接收机的出色SFDR性能。
2.易用性：片上参考和跟踪保持。输出时钟简化了数据捕获。
3.采用无铅100铅TQFP/EP包装。
4.时钟DCS在很宽的时钟脉冲宽度范围内保持ADC的整体性能。
5.或（超出范围）输出指示信号何时超出选定的输入范围。
开关规格
AVDD1=3.3伏，AVDD2=5.0伏，DRVDD=3.3伏，除非另有说明。
1、 启用工作循环稳定器（DCS）。
2、 在5 pF负载下，测量从时钟50%转换到数据50%转换的输出传播延迟。
3、 LVDS RTERM=100欧。从CLK+上升沿的50%点到数据转换的50%点测量。
绝对最大额定值
高于绝对最大额定值的应力可能会对设备造成永久性损坏。这仅是一个应力额定值；设备在本规范操作章节所述条件或以上任何其他条件下的功能操作并不意味着。长期暴露在绝对最大额定条件下可能会影响设备的可靠性。
热阻
AD9444封装的散热器必须焊接到地面。
静止空气中多层板的典型θ=19.8°C/W（热沉焊接）。
静止空气中多层板的典型θ=8.3°C/W（热沉焊接）。
典型的θ=2°C/W（与暴露的散热器连接）表示通过散热器路径的热阻。
气流增加散热，有效降低θ。此外，更多的金属直接接触封装导线，从金属痕迹，通过孔，地面和电源平面，降低θ。要求将暴露的散热器焊接到地平面上。
规范的定义
模拟带宽（全功率带宽）
模拟输入频率，在该频率下，基频的频谱功率（由FFT分析确定）降低3db。
孔径延迟（tA）
时钟上升沿50%点与模拟输入采样时刻之间的延迟。
孔径不确定度（抖动，tJ）
孔径延迟的采样-采样变化。
时钟脉冲宽度和占空比
脉冲宽度高是时钟脉冲保持逻辑1状态以达到额定性能的最小时间量。脉冲宽度低是时钟脉冲应保持在低状态的最短时间。在给定的时钟速率下，这些规范定义了可接受的时钟占空比。
微分非线性（DNL，无缺码）
理想的ADC显示的代码转换正好是1 LSB间隔。DNL是这个理想值的偏差。保证在14位分辨率下没有丢失的代码表明所有16384代码必须存在于所有工作范围内。
有效位数（ENOB）
在给定输入频率下，正弦波输入的有效位数可直接从其测量的SINAD中使用以下公式计算
增益误差
第一个代码转换应发生在负满标度以上的模拟值1/2 LSB处。最后一次转换应发生在低于正满标度1.5 LSB的模拟值处。增益误差是第一个和最后一个代码转换之间的实际差和第一个和最后一个代码转换之间的理想差的偏差。
积分非线性（INL）
从负满标度到正满标度绘制的线之间的每一个单独代码的偏差。用作负满标度的点在第一个代码转换之前出现1/2 LSB。正满标度定义为超过最后一个代码转换的1.5级LSB。从每个特定代码的中间到真正的直线测量偏差。
最大转换率
进行参数测试的时钟频率。
最小转换率
最低模拟信号频率的信噪比低于保证限值不超过3分贝的时钟速率。
偏移误差
当模拟值小于VIN+=VIN-，应发生大进位转换。偏移误差定义为实际过渡点与该点的偏差。
超出范围的恢复时间
从正满刻度以上10%转换到负满刻度以上10%或从负满刻度以下10%转换到正满刻度以下10%后，ADC重新获得模拟输入所需的时间。
输出传播延迟（tPD）
时钟上升沿与所有位都在有效逻辑电平内的时间之间的延迟。
电源抑制比
从供给处于最小极限的值到供给处于最大极限的值的满标度变化。
信噪比和失真（SINAD）
有效值输入信号振幅与奈奎斯特频率以下所有其他谱分量之和的有效值之比，包括谐波，但不包括直流电。
信噪比
有效值输入信号振幅与低于奈奎斯特频率的所有其它谱分量之和，不包括前六次谐波和直流电。
无杂散动态范围（SFDR）
峰值杂散频谱分量的均方根信号振幅与均方根值之比。峰值杂散分量可以是谐波，也可以不是谐波。可以用dBc（即，随着信号电平降低而降低）或dBFS（始终与转换器满标度相关）报告。
温度漂移
偏移误差和增益误差的温度漂移指定从初始（25°C）值到TMIN或TMAX值的最大变化。
总谐波失真（THD）
有效值输入信号振幅与前六个谐波分量之和的有效值之比。
双音SFDR
任一输入音的均方根值与峰值杂散分量的均方根值之比。峰值杂散分量可以是IMD产品，也可以不是IMD产品。
等效电路
典型性能特征
AVDD1=3.3 V，AVDD2=5.0 V，DRVDD=3.3 V，采样率=80 MSPS，LVDS模式，启用DCS，T=25°C，2 V p-p差分输入，AIN=-0.5 dBFS，内部微调参考（标称VREF=1.0 V），除非另有说明。
操作理论
AD9444体系结构经过优化，可实现高速和易用性。模拟输入驱动一个集成的、高带宽的跟踪保持电路，该电路在14位流水线ADC核心量化之前对信号进行采样。该设备包括一个可接受TTL、CMOS或LVPECL电平的板上参考和输入逻辑。数字输出逻辑电平可由用户通过输出模式引脚选择为标准3V CMOS或LVDS（ANSI-644兼容）。
模拟输入和参考概述
AD9444内置了稳定、准确的0.5V电压基准。可以使用内部参考电压或外部应用的参考电压，通过改变应用于AD9444的参考电压来调整输入范围。ADC的输入范围跟踪参考电压的线性变化。下面几节将介绍各种参考模式。
内部参考连接
AD9444中的比较器检测传感管脚处的电位，并将参考配置为四种可能的状态，如表9所示。如果传感器接地，则参考放大器开关连接至内部电阻分压器（见图40），将VREF设置为~1V。将传感器引脚连接至VREF将参考放大器输出切换至传感器引脚，完成回路并提供~0.5V参考输出。如图41所示，如果连接了电阻分压器，则开关再次设置为检测引脚。这使参考放大器处于非垂直模式，VREF输出定义为：
在所有参考配置中，REFT和REFB驱动A/D转换核心并建立其输入范围。ADC的输入范围始终等于内部或外部参考的参考引脚电压的两倍。
内部参考微调
内部参考电压在生产测试期间被调整，以调整AD9444的增益（模拟输入电压范围）。因此，向AD9444提供外部电压基准的用户几乎没有优势。增益微调在AD9444的输入范围设置为2V p-p标称值（与AGND相连的传感器）的情况下执行。由于这种微调，并且由于2v p-p模拟输入范围提供最大的交流性能，使用小于2vp-p的模拟输入范围几乎没有好处。用户应注意，ADC的微分非线性随参考电压而变化。使用<2v p-p的配置可能会出现丢失码，因此会降低噪声和失真性能。
外部参照操作
调整AD9444的内部基准，以提高ADC的增益精度。外部基准温度可能更稳定，但ADC的增益不太可能得到改善。图36显示了内部基准在1V和0.5V模式下的典型漂移特性。
当检测管脚绑定到AVDD时，内部引用被禁用，允许使用外部引用。内部参考缓冲器用等效的7kΩ负载加载外部参考。内部缓冲区仍然为ADC核心生成正负满标度参考（REFT和REFB）。输入范围始终是参考电压值的两倍；因此，外部参考电压的最大值必须限制为1V。
模拟输入
与大多数新型高速、高动态范围ADC一样，AD9444的模拟输入是差分的。差分输入改善了片上性能，因为信号经过衰减和增益级处理。大多数改进是由于差分模拟级对偶数阶谐波具有很高的抑制能力。PCB级也有好处。首先，差分输入对杂散信号（如接地噪声和功率噪声）具有很高的共模抑制能力。其次，它们能很好地抑制共模信号，如本振馈通。AD9444的指定噪声和失真不能通过单端模拟输入实现，因此不鼓励这样的配置。请与ADI联系，以获取支持单端模拟输入配置的其他14位ADC的建议。
使用1V参考电压（标称值，请参阅内部参考微调部分），AD9444模拟输入的差分输入范围在每个输入上名义上为2V p-p或1V p-p（车辆识别号+或车辆识别号-）。
AD9444模拟输入电压范围从地面偏移3.5 V。每个模拟输入通过1 kΩ电阻器连接到3.5 V偏置电压和差分缓冲器的输入。输入端的内部偏置网络适当地偏置缓冲器以获得最大的线性度和范围（参见等效电路部分）。因此，驱动AD9444的模拟源应与输入引脚进行交流耦合。驱动AD9444模拟输入的推荐方法是使用射频变压器将单端信号转换为差分信号（见图44）。变压器输出和AD9444模拟输入之间的串联电阻有助于将模拟输入源与内部采样保持电路引起的开关瞬态隔离。在与变压器输入相匹配的阻抗中，必须考虑串联电阻器以及连接到内部3.5 V偏置的1 kΩ电阻器。例如，如果R设置为51Ω，R设置为33Ω，以及1:1阻抗比变压器，则输入将匹配50Ω源和10.0 dBm的满标度驱动器。如评估板示意图（见图47和59）所示，50Ω阻抗匹配也可并入变压器的二次侧。
时钟输入注意事项
任何高速ADC对用户提供的采样时钟的质量都非常敏感。跟踪保持电路本质上是一个混频器，时钟上的任何噪声、失真或定时抖动都与A/D输出处的所需信号相结合。因此，在设计AD9444的时钟输入时相当小心，建议用户仔细考虑时钟源。
典型的高速adc使用两个时钟边缘来产生各种内部定时信号，结果，可能对时钟占空比敏感。通常，时钟占空比需要5%的公差，以保持动态性能特性。AD9444包含一个时钟占空比稳定器（DC），它对非采样边缘进行重定时，提供具有50%标称占空比的内部时钟信号。如图32所示，在启用DCS的情况下，在30%到70%的占空比下，噪声和失真性能几乎持平。DCS电路锁定CLK+的上升沿，并在内部优化定时。这允许在输入端有大范围的输入占空比，而不会降低性能。输入上升沿的抖动仍然是最重要的问题，并且不会被内部稳定电路降低。占空比控制回路通常不适用于小于30 MHz的时钟频率。该环路具有与其相关联的时间常数，需要在时钟速率可以动态变化的应用中加以考虑，这需要在DCS环路重新锁定到输入信号之前，在动态时钟频率增加（或减少）之后1.5微秒到5微秒的等待时间。在该时间段内，回路未被锁定，DCS回路被旁路，内部装置定时取决于输入时钟信号的占空比。在这种应用中，可以适当地禁用占空比稳定器。在所有其他应用中，建议启用DCS电路，以最大限度地提高交流性能。
DCS电路由DCS模式引脚控制；DCS模式上的CMOS逻辑低（AGND）启用占空比稳定器，逻辑高（AVDD1=3.3v）禁用控制器。
AD9444输入采样时钟信号必须是高质量、极低相位噪声源，以防止性能下降。保持14位的准确度是编码时钟相位噪声的一个优势。当使用高抖动时钟源时，使用70mhz模拟输入信号时，信噪比性能很容易降低3db到4db。（请参阅AN-501，孔径不确定度和ADC系统性能，了解完整的详细信息。）要获得最佳性能，AD9444必须采用差分时钟。采样时钟输入内部偏置到~2.2V，输入信号通常通过变压器或电容器交流耦合到CLK+和CLK-引脚。图44显示了一种对AD9444进行计时的首选方法。时钟源（低抖动）使用射频变压器从单端转换为差分。变压器二次侧的背靠背肖特基二极管将AD9444的时钟偏移限制在大约0.8V p-p差分。这有助于防止时钟的大电压波动通过AD9444的其他部分，并限制呈现给采样时钟输入的噪声。
如果低抖动时钟可用，另一种选择是将差分ECL/PECL信号与编码输入引脚进行交流耦合，如图46所示。
抖动注意事项
高速、高分辨率的adc对时钟输入的质量非常敏感。在给定的输入频率（f）和均方根振幅下，仅由孔径抖动（t）引起的信噪比衰减可使用以下公式计算。
在方程中，均方根孔径抖动表示所有抖动源的均方根，包括时钟输入、模拟输入信号和ADC孔径抖动规范。如果欠采样应用对抖动特别敏感，请参见图46。
当孔径抖动可能影响AD9444的动态范围时，时钟输入应被视为模拟信号。时钟驱动器的电源应与ADC输出驱动器电源分开，以避免用数字噪声调制时钟信号。低抖动，晶体控制振荡器是最好的时钟源。如果时钟是从其他类型的源（通过选通、除法或其他方法）生成的，则应在最后一步由原始时钟重定时。
功率因素
选择电源时应小心。强烈建议使用线性直流电源。开关电源往往具有可由AD9444接收的辐射组件。应使用0.1μF芯片电容器尽可能将每个电源引脚与封装分离。
AD9444具有独立的数字和模拟电源引脚。模拟电源表示为AVDD1（3.3v）和AVDD2（5v），数字电源引脚表示为DRVDD。尽管AVDD1和DRVDD电源可以连接在一起，但是当电源分开时，可以获得最佳性能。这是因为快速的数字输出波动可以将开关电流耦合回模拟电源。注意，AVDD1和AVDD2必须保持在规定电压的5%以内。
AD9444的DRVDD电源是LVD或CMOS输出模式下数字输出的专用电源。当处于LVDS模式时，DRVDD应设置为3.3v。在CMOS模式下，DRVDD电源可以从2.5v连接到3.6v，以与接收逻辑兼容。
数字输出
LVDS模式
芯片上的片外驱动器可以配置为通过引脚5（输出模式）提供与LVDS兼容的输出电平。当输出模式为CMOS逻辑高电平（或AVDD1以方便使用）且3.74 kΩR电阻器置于引脚7（LVDSBIAS）接地时，LVDS输出可用。当AD9444用于LVDS模式时，动态性能（包括SFDR和SNR）最大化，并且鼓励设计者利用此模式。AD9444输出包括每个数据位（DX+/DX-）的互补LVDS输出、超量程输出（或+/或-）和输出数据时钟输出（DCO+/DCO-）。R电阻电流在芯片上是额定的，将每个输出的输出电流设置为3.5毫安（11×IR）。放置在LVDS接收器输入端的100Ω差动终端电阻器导致接收器处的标称350 mV摆动。LVDS模式有助于在定制asic和FPGAs中与LVDS接收机接口，这些asic和FPGAs具有LVDS能力，在噪声环境中具有优异的交换性能。建议采用单点对点网络拓扑结构，在尽可能靠近接收器的地方使用100Ω终端电阻。建议记录道长度保持在1英寸到2英寸之间，并尽可能保持差分输出记录道长度相等。
CMOS模式
在能够容忍动态性能轻微下降的应用中，通过将DRVDD与接口逻辑的数字电源相匹配，可以将AD9444输出驱动器配置为与2.5v或3.3v逻辑系列接口。当输出模式为CMOS逻辑低（或AGND以方便使用）时，CMOS输出可用。在这种模式下，输出数据位是单端CMOS，DX，过量程输出也是。输出时钟以差分CMOS信号DCO+/DCO-的形式提供。建议使用较低的电源电压，以避免将开关瞬态耦合回ADC的敏感模拟部分。CMOS输出端的电容负载应最小化，每个输出端应通过串联电阻（220Ω）连接到单个栅极，以最小化电容负载引起的开关瞬态。
时机
AD9444提供具有12个时钟周期的管道延迟的锁存数据输出。数据输出在CLK+上升沿后一个传播延迟（t）可用。有关详细的时序图，请参阅图2和图3。
运行模式选择
数据格式选择
AD9444的数据格式选择（DFS）引脚确定输出数据的编码格式。该引脚与3.3V CMOS兼容，逻辑高（或AVDD1，3.3V）选择两个补码，而DFS逻辑低（AGND）选择偏移二进制格式。表10总结了输出编码。
输出模式选择
输出模式管脚控制逻辑兼容性，以及数字输出的管脚。这个引脚是CMOS兼容的输入。在输出模式=0（AGND）的情况下，AD9444输出与CMOS兼容，设备的管脚分配在表8中定义。当输出模式=1（AVDD1，3.3v）时，AD9444输出与LVDS兼容，设备的管脚分配如表7所示。
占空比稳定器
DCS电路由DCS模式引脚控制；DCS模式上的CMOS逻辑低（AGND）使DCS启用，而逻辑高（AVDD1，3.3v）使控制器禁用。
评估委员会
提供评估板来配置CMOS或LVDS模式下的AD9444。每一个都代表了一个推荐的配置，用于在广泛的采样率和模拟输入频率范围内使用设备。这些评估板提供在各种模式和配置下操作ADC所需的所有支持电路。完整的示意图和布局图遵循并演示了应在系统级应用的正确布线和接地技术。
相位噪声很低的信号源是很重要的使用（<1ps均方根抖动）来实现转换器的最终性能。对输入信号进行适当的滤波，去除谐波，降低输入端的综合噪声，也是达到规定噪声性能的必要条件。
评估板配有交流至6伏直流电源。评估板包括低压差稳压器，以产生AD9444及其支持电路所需的各种直流电源。提供单独的电源以将被测设备与支持电路隔离。每个输入配置可以通过各种跳线的正确连接来选择（参见图47至图50和图59至图61）。
评估板的LVDS和CMOS版本均与高速ADC FIFO评估套件（零件号HSC-ADC-EVALA-SC）兼容。该套件包括一个高速数据采集板，它提供了一个硬件解决方案，用于在FIFO内存芯片中采集高达32k的高速ADC输出数据（用户可升级到256K个样本）。提供的软件允许用户通过USB端口将捕获的数据下载到PC。该软件还包括AD9444和许多其他高速ADC的行为模型。
AD9444的行为建模也可在/ADIsimADC上获得。阿迪西马多™ 软件支持使用ADI专有的行为建模技术进行虚拟ADC评估。这允许在有或没有硬件评估板的情况下，快速比较AD9444和其他高速ADC。
AD9444 LVDS评估板包括一个从LVDS到CMOS的板载转换器，但是用户可以选择移除转换器和终端以直接访问LVDS输出。
CMOS评估板包括用于AD9444的输出数据和DCO输出时钟的缓冲器。
外形尺寸
