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特征
在185 MHz AIN和250 MSPS下，信噪比为70.6 dBFS；在185 MHz AIN和250 MSPS下，SFDR=85 dBc-151.6 dBFS/Hz输入噪声，185 MHz，-1 dBFS AIN和250毫秒/秒；总功耗：250 MSPS时为785 mW；1.8V电源电压；LVDS（ANSI-644级）输出；整数1到8输入时钟分频器（最大输入625 MHz）；采样率高达250 MSPS；中频采样频率高达400兆赫；内部ADC电压基准；灵活的模拟输入范围；1.4 V p-p至2.0 V p-p（1.75 V p-p标称值）；ADC时钟占空比稳定器；95分贝信道隔离/串扰；串行端口控制；节能掉电模式。
应用
通信；分集无线电系统；多模数字接收机（3G）；TD-SCDMA、WiMax、WCDMA、CDMA2000、GSM、EDGE、LTE；I/Q解调系统；智能天线系统；通用软件无线电；超声波设备；宽带数据应用。
一般说明
AD9643是一个双14位模数转换器（ADC）采样速度高达250 MSPS。AD9643的设计支持低成本、小规模的通信应用需要尺寸、宽频带和多功能性。
双ADC核心具有多级差分流水线具有集成输出纠错逻辑的架构。每个ADC具有支持多种用户可选择的输入范围。集成电压基准简化设计考虑。提供一个占空比稳定器为了补偿ADC时钟占空比的变化，使转换器保持良好的性能。
ADC输出数据直接路由到两个外部14位LVDS输出端口，格式为交织或信道多路复用。
灵活的断电选项可显著节省电力，如果需要的话。
设置和控制的编程使用3线SPI兼容串行接口。
AD9643在64导LFCSP中可用，并通过工业温度范围为-40°C至+85°C产品受美国专利保护。
产品亮点
1、集成双，14位，170 MSPS/210 MSPS/250 MSPS adc。
2、从单个1.8V电源和单独的数字电源进行操作输出驱动电源调节LVDS输出。
3、专有差分输入保持良好的信噪比输入频率高达400兆赫的性能。
4、同步输入允许多个设备同步。
5、用于寄存器编程和寄存器的3针1.8V SPI端口回读。
6、引脚与AD9613兼容，允许从14位向下迁移到12位。这部分也是针与AD6649和AD6643兼容。
绝对最大额定值
高于绝对最大额定值的应力可能会对设备造成永久性损坏。这仅是一个应力额定值；设备在本规范操作章节所述条件或以上任何其他条件下的功能操作并不意味着。长期暴露在绝对最大额定条件下可能会影响设备的可靠性。
热特性
暴露的叶片必须焊接到LFCSP封装的地平面上。这增加了焊点的可靠性，最大限度地提高了封装的热性能。
1、根据JEDEC 51-7，加上JEDEC 25-5 2S2P测试板。
2、根据JEDEC JESD51-2（静止空气）或JEDEC JESD51-6（移动空气）。
3、按照MIL Std 883，方法1012.1。
4、根据JEDEC JESD51-8（静止空气）。
典型的θJA是为具有实心接地平面的4层PCB指定的。如表7所示，气流增加了散热，从而降低了θJA。此外，与封装直接接触的金属从金属痕迹、通孔、接地和电源平面引出，减小θJA。
典型性能特征
AVDD=1.8 V，DRVDD=1.8 V，采样率=每个速度等级的最大采样率，启用DCS，1.75 V p-p差分输入，除非另有说明，否则VIN=-1.0 dBFS，32k样品，TA=25°C。
等效电路
操作理论
AD9643有两个模拟输入通道和两个数字输出通道。中频（IF）信号在出现在输出端口之前经过几个阶段。
双ADC设计可用于信号的分集接收，其中ADC在同一载波上相同地工作，但来自两个独立的天线。ADC也可以用独立的模拟输入操作。用户可以在ADC输入端使用适当的低通或带通滤波来采样从dc到300mhz的频率，而ADC性能几乎没有损失。允许对400兆赫模拟输入进行操作，但以增加ADC噪声和失真为代价。
提供同步功能以允许在多个设备之间进行同步计时。
AD9643的编程和控制是使用3针、SPI兼容的串行接口完成的。
ADC架构
AD9643体系结构由一个双前端采样保持电路和一个流水线开关电容ADC组成。在数字校正逻辑中，来自每个级的量化输出被组合成最终的14位结果。流水线架构允许第一个阶段操作新的输入样本，其余阶段操作前面的样本。采样发生在时钟的上升沿。
管道的每一级，不包括最后一级，由一个连接到开关电容数模转换器（DAC）的低分辨率闪存ADC和一个级间残留放大器（MDAC）组成。MDAC放大了重建的DAC输出和flash输入之间的差异，以供下一阶段使用。每个阶段使用一位冗余，以便于对闪存错误进行数字校正。最后一级由一个flash ADC组成。
每个通道的输入级包含一个差分采样电路，该电路可以在差分或单端模式下耦合ac或dc。输出暂存块对齐数据、更正错误并将数据传递到输出缓冲区。输出缓冲器由单独的电源供电，允许数字输出噪声与模拟核心分离。在断电期间，输出缓冲器进入高阻抗状态。
模拟输入注意事项
AD9643的模拟输入是一个差分开关电容电路，在处理差分输入信号时，该电路设计为最佳性能。
时钟信号交替地在采样模式和保持模式之间切换输入（参见图46所示的配置）。当输入切换到采样模式时，信号源必须能够对采样电容充电并在1/2时钟周期内稳定下来。
与每个输入串联的小电阻有助于降低驱动源输出级所需的峰值瞬态电流。并联电容器可以放置在输入端，以提供动态充电电流。此无源网络在ADC输入端创建低通滤波器；因此，精确值取决于应用程序。
在中频欠采样应用中，应减少并联电容器。与驱动源阻抗结合，并联电容器限制了输入带宽。参考AN-742应用说明，频率开关电容ADC的域响应；AN-827应用说明，将放大器与开关电容ADC接口的谐振方法；以及模拟对话文章，“宽带A/D转换器的变压器耦合前端”，以获取有关此主题的更多信息。
为了获得最佳的动态性能，驱动VIN+和VIN-的源阻抗应匹配，并且输入应差分平衡。
输入共模
AD9643的模拟输入没有内部直流偏置。在交流耦合应用中，用户必须在外部提供这种偏压。将设备设置为VCM=0.5×AVDD（或0.9 V）以获得最佳性能。设计中包括一个车载共模电压基准，可从VCM引脚获得。建议使用VCM输出设置输入共模。当模拟输入的共模电压由VCM引脚电压（通常为0.5×AVDD）设置时，可获得最佳性能。VCM引脚必须通过0.1μF电容器与接地分离，如应用信息部分所述。该去耦电容器应放置在靠近管脚的位置，以尽量减少部件与该电容器之间的串联电阻和电感。
差分输入配置
在差分输入配置中驱动AD9643时获得最佳性能。对于基带应用，AD8138、ADA4937-2、ADA4938-2和ADA4930-2差分驱动程序提供优异的性能和灵活的ADC接口。
ADA4930-2的输出共模电压很容易用AD9643的VCM管脚设置（见图47），并且驱动器可以配置为Sallen键滤波器拓扑，以提供输入信号的频带限制。
对于信噪比是一个关键参数的基带应用，差动变压器耦合是推荐的输入配置。示例如图48所示。为了偏置模拟输入，VCM电压可以连接到变压器二次绕组的中心抽头。
选择变压器时必须考虑信号特性。大多数射频变压器的饱和频率低于几兆赫。过大的信号功率也会导致磁芯饱和，从而导致失真。
在第二奈奎斯特区及以上的输入频率下，大多数放大器的噪声性能不足以达到AD9643的真实信噪比性能。适用于信噪比是一个关键参数，差分双巴伦耦合是推荐的输入配置（见图50）。在这种配置中，输入是交流耦合的，VCM电压通过33Ω电阻器提供给每个输入。这些电阻补偿输入balun中的损耗，为驱动器提供50Ω阻抗。
在双巴伦和变压器配置中，输入电容和电阻的值取决于输入频率和源阻抗。基于这些参数，可能需要调整输入电阻和电容的值，或者可能需要移除某些组件。表10显示了为不同输入频率范围设置RC网络的建议值。但是，这些值取决于输入信号和带宽，应仅用作启动指南。注意，表10中给出的值适用于图48和图50中所示的每个R1、R2、C2和R3分量。
在第二奈奎斯特区的频率使用变压器耦合输入的另一种方法是使用可变增益放大器。AD8375或AD8376数字可变增益放大器（DVGAs）为驱动AD9643提供了良好的性能。图49显示了AD8376通过带通抗锯齿滤波器驱动AD9643的示例。
电压基准
AD9643内置了稳定、准确的电压基准。满标度输入范围可以通过SPI改变参考电压来调整。ADC的输入范围跟踪参考电压的线性变化。
时钟输入注意事项
为了获得最佳性能，AD9643采样时钟输入，CLK+和CLK-，应使用差分信号计时。信号通常通过变压器或电容器交流耦合到CLK+和CLK-引脚。这些引脚内部偏置（见图51），不需要外部偏置。如果输入浮动，CLK引脚被拉低以防止假时钟。
时钟输入选项
AD9643具有非常灵活的时钟输入结构。时钟输入可以是CMOS、LVDS、LVPECL或正弦波信号。无论所使用的信号类型如何，时钟源抖动都是最受关注的问题，如抖动注意事项一节所述。
图52和图53示出了两种用于对AD9643（在高达625mhz的时钟速率下）进行时钟控制的优选方法。低抖动时钟源使用RF巴伦或RF变压器从单端信号转换为差分信号。
对于125兆赫至625兆赫之间的时钟频率，建议使用RF balun配置；对于10兆赫至200兆赫之间的时钟频率，建议使用RF变压器。变压器二次侧的背靠背肖特基二极管将AD9643的时钟偏移限制在大约0.8V p-p差分。此限制有助于防止时钟的大电压波动通过AD9643的其他部分馈送，同时保持信号的快速上升和下降时间，这对低抖动性能至关重要。
如果低抖动时钟源不可用，另一种选择是将差分PECL信号与采样时钟输入引脚进行交流耦合，如图54所示。AD9510、AD9511、AD9512、AD9513、AD9514、AD9515、AD9516、AD9517、AD9518、AD9520、AD9522、AD9523、AD9524和ADCLK905/ADCLK907/ADCLK925时钟驱动器提供出色的抖动性能。
第三种选择是将差分LVDS信号交流耦合到采样时钟输入引脚，如图55所示。AD9510、AD9511、AD9512、AD9513、AD9514、AD9515、AD9516、AD9517、AD9518、AD9520、AD9522、AD9523和AD9524时钟驱动程序提供出色的抖动性能。
输入时钟分频器
AD9643包含一个输入时钟分配器，能够将输入时钟除以1到8之间的整数值。默认情况下，在通电时启用占空比稳定器（DCS）。
AD9643时钟分配器可以使用外部同步输入进行同步。寄存器0x3A的位1和位2允许在每个同步信号上或仅在寄存器写入后的第一个同步信号上重新同步时钟分配器。有效的同步会导致时钟分配器重置为其初始状态。此同步功能允许多个部分的时钟分配器对齐，以确保同时进行输入采样。
时钟占空比
典型的高速adc使用两个时钟边缘来产生各种内部定时信号，结果可能对时钟占空比敏感。通常，时钟占空比需要±5%的公差，以保持动态性能特性。AD9643包含一个占空比稳定器（DCS），它对非采样（下降）边缘进行重定时，提供一个标称占空比为50%的内部时钟信号。这允许用户在不影响AD9643性能的情况下提供广泛的时钟输入占空比。
输入时钟上升沿上的抖动仍然是最重要的问题，占空比稳定器并不能降低抖动。占空比控制回路在名义上不适用于低于40 MHz的时钟速率。当时钟速率可以动态变化时，必须考虑与环路相关联的时间常数。在动态时钟频率增加或减少之后，在DCS回路重新锁定到输入信号之前，需要1.5微秒到5微秒的等待时间。在环路未被锁定的时间段内，DCS环路被旁路，并且内部设备定时取决于输入时钟信号的占空比。在这种应用中，可以适当地禁用占空比稳定器。在所有其他应用中，建议启用DCS电路，以最大限度地提高交流性能。
抖动注意事项
高速、高分辨率的adc对时钟输入的质量非常敏感。在给定的输入频率（fIN）下，由抖动（tJ）引起的信噪比下降可以通过：
在方程中，rms孔径抖动表示所有抖动源的均方根，包括时钟输入、模拟输入信号和ADC孔径抖动规范。如果欠采样应用对抖动特别敏感，如图56所示。
AD9643如果孔径抖动可能影响AD9643的动态范围，则时钟输入应视为模拟信号。
时钟驱动器的电源应与ADC输出驱动器电源分开，以避免用数字噪声调制时钟信号。低抖动，晶体控制振荡器是最好的时钟源。如果时钟是从其他类型的源（通过选通、除法或其他方法）生成的，则应在最后一步由原始时钟重定时。
参考AN-501应用说明，孔径不确定度和ADC系统性能，以及AN-756应用说明，采样系统和时钟相位噪声和抖动的影响，以获取有关ADC抖动性能的更多信息。
功耗和待机模式
如图57所示，AD9643耗散的功率与其采样率成正比。图57中的数据是使用与典型性能特性部分相同的操作条件获得的。
通过断言PDWN（通过SPI端口或通过断言PDWN pin高），AD9643处于断电模式。在这种状态下，ADC通常耗散10 mW。断电时，输出驱动器处于高阻抗状态。断言PDWN引脚低将使AD9643返回其正常工作模式。注意，PDWN是指数字输出驱动电源（DRVDD），不应超过该电源电压。
关机模式下的低功耗是通过关闭参考、参考缓冲区、偏置网络和时钟来实现的。内部电容器在进入断电模式时放电，然后在恢复正常工作时必须重新充电。因此，唤醒时间与断电模式下所用的时间相关，较短的断电周期会相应地缩短唤醒时间。
使用SPI端口接口时，用户可以将ADC置于断电模式或待机模式。待机模式允许用户在需要更快唤醒时间时保持内部参考电路通电。有关更多详细信息，请参阅内存映射寄存器描述部分和AN-877应用说明，通过SPI连接到高速ADC。
数字输出
AD9643输出驱动程序可以配置为ANSI LVD或使用1.8 V DRVDD电源减少驱动器LVD。
如AN-877应用说明中所述，通过SPI接口到高速adc，当使用SPI控制时，可以选择偏移二进制、双倍补码或灰色代码的数据格式。
数字输出启用功能（OEB）
AD9643对数字输出管脚具有灵活的三态能力。使用OEB管脚或通过SPI接口启用三态模式。如果OEB引脚低，则输出数据驱动程序启用。如果OEB管脚很高，则输出数据驱动器处于高阻抗状态。此OEB功能不用于快速访问数据总线。注意，OEB是指数字输出驱动电源（DRVDD），不应超过该电源电压。
当使用SPI接口时，通过使用寄存器0x14中的输出使能条位（位4），每个信道的数据输出可以独立地表示为三个。由于输出数据是交错的，如果两个信道中只有一个被禁用，则剩余信道的输出数据在上升和下降的输出时钟周期中重复。
时机
AD9643提供具有10个输入采样时钟周期的管道延迟的锁存数据。数据输出在时钟信号上升沿后一个传播延迟（tPD）可用。
输出数据线和负载的长度应最小化，以减少AD9643内的瞬变。这些瞬态会降低变换器的动态性能。
AD9643的最低典型转换速率为40 MSPS。当时钟速率低于40毫秒/秒时，动态性能可能会降低。
数据时钟输出（DCO）
AD9643还提供数据时钟输出（DCO），用于捕获外部寄存器中的数据。图2显示了AD9643输出模式的图形时序图。
ADC超量程（或）
当在ADC输入端检测到超量程时，ADC超量程指示器被断言。超量程条件在ADC管道的输出处确定，因此，受到10个ADC时钟的延迟的影响。输入的超量程由该位表示，该位发生后10个时钟周期。
通道/芯片同步
AD9643具有同步输入，允许用户灵活的同步选项来同步内部块。同步功能对于保证多个adc之间的同步操作非常有用。输入时钟分频器可以使用同步输入进行同步。通过在寄存器0x3A中设置适当的位，可以使除法器在同步信号的一次出现或每次出现时同步。
同步输入在内部与样本时钟同步。然而，为了确保多个部分之间不存在定时不确定性，同步输入信号应与输入时钟信号同步。同步输入应使用单端CMOS型信号驱动。
串行端口接口（SPI）
AD9643串行端口接口（SPI）允许用户通过ADC内部提供的结构化寄存器空间为特定功能或操作配置转换器。SPI为用户提供了额外的灵活性和定制，具体取决于应用程序。地址通过串行端口访问，可以通过端口写入或读取。内存被组织成字节，可以进一步划分为字段。这些字段记录在内存映射部分。有关详细的操作信息，请参阅AN-877应用说明，通过SPI连接到高速ADC。
使用SPI的配置
三个管脚定义此ADC的SPI：SCLK管脚、SDIO管脚和CSB管脚（见表12）。SCLK（串行时钟）引脚用于同步ADC的读写数据。SDIO（串行数据输入/输出）引脚是一个双用途引脚，允许从内部ADC内存映射寄存器发送和读取数据。CSB（chip select bar）引脚是一个激活的低电平控制，用于启用或禁用读写周期。
CSB的下降沿和SCLK的上升沿共同决定了帧的开始。序列定时及其定义的示例可以在图58和表5中找到。
其他涉及CSB的模式也可用。CSB可以无限期地保持低位，这将永久启用设备；这称为流式传输。CSB可以在字节之间高挂起，以允许额外的外部计时。当CSB连接到高电平时，SPI功能被置于高阻抗模式。此模式开启任何SPI管脚辅助功能。
在指令阶段，发送16位指令。数据遵循指令阶段，其长度由W0和W1位确定。所有数据都由8位字组成。串行数据每个字节的第一位表示是否发出读或写命令。这允许串行数据输入/输出（SDIO）管脚将输入方向更改为输出方向。
除了字长之外，指令阶段还确定串行帧是读操作还是写操作，从而允许串行端口用于对芯片进行编程和读取片上存储器的内容。如果指令是回读操作，则执行回读会导致串行数据输入/输出（SDIO）管脚在串行帧中的适当点处从输入更改为输出。
数据可以以MSB first模式或LSB first模式发送。MSB first是开机时的默认值，可以通过SPI端口配置寄存器进行更改。有关此功能和其他功能的更多信息，请参阅AN-877应用说明，通过SPI连接到高速ADC。
硬件接口
表12中描述的管脚包括用户编程设备和AD9643的串行端口之间的物理接口。使用SPI接口时，SCLK引脚和CSB引脚用作输入。SDIO管脚是双向的，在写入阶段作为输入，在回读期间作为输出。
SPI接口足够灵活，可以由FPGAs或微控制器控制。在AN-812应用说明（基于微控制器的串行端口接口（SPI）引导电路）中详细描述了SPI配置的一种方法。
SPI端口不应在需要转换器完全动态性能的期间处于活动状态。由于SCLK信号、CSB信号和SDIO信号通常与ADC时钟异步，这些信号的噪声会降低转换器的性能。如果车载SPI总线用于其他设备，则可能需要在该总线和AD9643之间提供缓冲区，以防止这些信号在关键采样期间在转换器输入端转换。
SPI可访问功能
表13简要描述了通过SPI可以访问的一般特性。这些特性在AN-877应用说明中有详细描述，该说明与高速ADC接口通过SPI。AD9643部件特定功能在内存映射寄存器描述部分。
内存映射
读取内存映射寄存器表
内存映射寄存器表中的每一行有八个位位置。内存映射大致分为三个部分：芯片配置寄存器（地址0x00到地址0x02）；通道索引和传输寄存器（地址0x05和地址0xFF）；以及ADC功能寄存器，包括设置、控制和测试（地址0x08到地址0x3A）。
内存映射寄存器表（见表14）记录所示每个十六进制地址的默认十六进制值。标题位为7（MSB）的列是给定的默认十六进制值的开头。例如，地址0x14（输出模式寄存器）的十六进制默认值为0x05。这意味着位0=1和位2=1，剩余的位是0。此设置是默认的输出格式值，它是两个补码。有关此功能和其他功能的更多信息，请参阅AN-877应用说明，通过SPI连接到高速ADC。本文档详细说明由寄存器0x00控制的函数，以寄存器0x20。剩余的寄存器0x3A记录在内存映射寄存器描述部分。
开放和保留位置
此设备当前不支持表14中未包含的所有地址和位位置。有效地址位置的未使用位应使用0写入。仅当地址位置的一部分打开时（例如，地址0x18）才需要写入这些位置。如果整个地址位置处于打开状态（例如，地址0x13），则不应写入此地址位置。
默认值
AD9643复位后，用默认值加载关键寄存器。寄存器的默认值在内存映射寄存器表14中给出。
逻辑电平
逻辑级术语解释如下：
•“Bit is set”与“Bit is set to Logic 1”同义，或“正在为位编写逻辑1。”
•“Clear a bit”与“bit is set to Logic 0”同义，或“正在为位写入逻辑0。”
转移寄存器映射
地址0x08到地址0x20和地址0x3A被隐藏。写入这些地址不会影响部分操作，直到通过将0x01写入地址0xFF并设置传输位发出传输命令。这允许在设置传输位时在内部和同时更新这些寄存器。内部更新在设置传输位后进行，然后位自动清除。
通道专用寄存器
某些通道设置功能（如信号监视器阈值）可编程为每个通道的不同值。在这些情况下，通道地址位置在每个通道的内部重复。这些寄存器和位在表14中指定为本地。通过在寄存器0x05中设置适当的通道A或通道B位，可以访问这些本地寄存器和位。如果两个位都已设置，则后续写入会影响两个通道的寄存器。在读取周期中，只有通道a或通道B应设置为读取两个寄存器中的一个。如果在SPI读取周期期间设置了这两个位，则部件返回信道A的值。表14中指定为全局的寄存器和位影响整个部件和信道特性，信道之间不允许独立设置。寄存器0x05中的设置不影响全局寄存器和位。
内存映射寄存器表
此设备当前不支持表14中未包含的所有地址和位位置。
内存映射寄存器描述
有关寄存器0x00到寄存器0x20中控制的功能的更多信息，请参阅AN-877应用说明，通过SPI与高速ADC接口。
同步控制（寄存器0x3A）
位2时钟除法器，仅限下次同步
如果主同步缓冲区启用位（地址0x3A，位0）和时钟分配器同步启用位（地址0x3A，位1）高，位2允许时钟分配器同步到它接收的第一个同步脉冲，并忽略其余脉冲。时钟分配器同步启用位（地址0x3A，位1）在同步后重置。
位1时钟分配器同步启用
位1将同步脉冲选通至时钟分配器。当位1为高，位0为高时，同步信号启用。这是连续同步模式。
位0-主同步缓冲区启用
位0必须设置为高才能启用任何同步功能。如果不使用同步功能，则该位应保持低位以节省电源。
应用程序信息
设计指南
在开始AD9643的系统级设计和布局之前，建议设计者熟悉这些指南，其中讨论了特定管脚所需的特殊电路连接和布局要求。
电源和接地建议
将电源连接到AD9643时，建议使用两个单独的1.8V电源：一个电源用于模拟（AVDD），另一个电源用于数字输出（DRVDD）。设计者可以使用几种不同的去耦电容器来覆盖高频和低频。这些电容器应靠近PC板级的入口点，并靠近具有最小轨迹长度的零件的引脚。
使用AD9643时，单个PCB接地平面应足够。通过适当的去耦和PCB模拟、数字和时钟部分的智能分区，可以轻松实现最佳性能。
暴露叶片热段塞建议
为了达到最佳的电性能和热性能，ADC底部的外露叶片必须连接到模拟接地（AGND）上。印刷电路板上的一个连续的、暴露的（无焊接掩模）铜平面应与AD9643暴露的叶片（引脚0）相匹配。
铜平面应该有几个通孔，以实现最低可能的电阻热路径，以便散热通过PCB底部。这些通孔应使用非导电环氧树脂填充或堵塞。
为了使ADC和PCB之间的覆盖率和附着力最大化，应该覆盖一个丝网，将PCB上的连续平面分割成几个均匀的部分。
在回流过程中，这在ADC和PCB之间提供了几个连接点。使用一个没有分区的连续平面可以保证ADC和PCB之间只有一个连接点。有关PCB布局示例，请参见评估板。有关芯片级封装的封装和PCB布局的详细信息，请参阅AN-772应用说明，引线框架芯片级封装（LFCSP）的设计和制造指南。
VCM
应使用0.1μF电容器将VCM引脚与接地分离，如图48所示。为了实现最佳的信道间隔离，AD9643 VCM管脚和信道a模拟输入网络连接之间以及AD9643 VCM管脚和信道B模拟输入网络连接之间应包括33Ω电阻。
SPI端口
SPI端口不应在需要转换器完全动态性能的期间处于活动状态。由于SCLK、CSB和SDIO信号通常与ADC时钟异步，这些信号的噪声会降低转换器性能。如果车载SPI总线用于其他设备，则可能需要在该总线和AD9643之间提供缓冲区，以防止这些信号在关键采样期间在转换器输入引脚处转换。
外形尺寸
