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特征
70 MHz和125 MSPS时的信噪比为78.3 dBFS；在70兆赫和125毫秒/秒时，SFDR=93 dBc；低功率：125msps时371MW；1.8V模拟电源操作；1.8V CMOS或LVDS输出电源；整数1到8输入时钟分配器；如果采样频率达到300兆赫-153.4 dBm/Hz小信号输入噪声，70 MHz和125 MSPS时输入阻抗为200Ω；可选的片上抖动；可编程内部ADC电压参考集成ADC采样和保持输入；灵活的模拟输入范围：1 V p-p至2 V p-p；650兆赫带宽的差分模拟输入；ADC时钟占空比稳定器；串行端口控制；用户可配置的内置自检（BIST）功能节能断电模式。
应用
通信；多模数字接收机（3G）；GSM、EDGE、W-CDMA、LTE、CDMA2000、WiMAX和TD-SCDMA；智能天线系统；通用软件无线电；宽带数据应用超声设备。
产品亮点
1、片内抖动选项，以提高低功耗模拟输入的SFDR性能。
2、专有差分输入，在高达300兆赫的输入频率下保持良好的信噪比性能。
3、一个1.8V电源和一个可容纳1.8V CMOS或LVDS输出的独立数字输出驱动电源的操作。
4、标准串行端口接口（SPI），支持各种产品特性和功能，如数据格式化（偏移二进制、双工补码或灰色编码）、启用时钟DCS、断电、测试模式和电压参考模式。
5、与AD9265的管脚兼容，允许简单的最多16位迁移。
一般说明
AD9255是一个14位、125 MSPS模数转换器（ADC）。AD9255设计用于支持高性能、低成本、小尺寸和多功能性相结合的通信应用。
ADC核心采用多级差分流水线结构，集成输出纠错逻辑，在125 MSPS数据速率下提供14位精度，并保证在整个工作温度范围内无漏码。
ADC具有宽带宽差分采样和保持模拟输入放大器，支持多种用户可选择的输入范围。它适用于在连续信道中切换满标度电压电平的多路复用系统，以及在远远超过奈奎斯特速率的频率下对单信道输入进行采样。与以前可用的ADC相比，AD9255具有功耗和成本节约的优点，适合于通信、仪器仪表和医学成像领域的应用。
差分时钟输入控制所有内部转换周期。占空比稳定器提供了补偿ADC时钟占空比变化的方法，允许转换器在广泛的输入时钟占空比范围内保持优异的性能。集成电压基准简化了设计考虑。
ADC输出数据格式为并行1.8V CMOS或LVDS（DDR）。提供数据输出时钟，以确保接收逻辑的正确锁存定时。
使用3线SPI兼容串行接口完成设置和控制的编程。灵活的断电选项可在需要时显著节能。可选的onchip抖动功能可用于改善低功耗模拟输入信号的SFDR性能。
AD9255采用无铅、48铅LFCSP，在工业温度范围-40°C至+85°C之间指定。
典型性能特征
AVDD=1.8 V，DRVDD=1.8 V，SVDD=1.8 V，采样率=125 MSPS，启用DCS，1.0 V内部参考，2 V p-p差分输入，VIN=-1.0 dBFS，和32k样品，TA=25°C，除非另有说明。
等效电路
操作理论
使用AD9255，用户可以在ADC输入端使用适当的低通或带通滤波，从dc到200mhz的任意fS/2频率段进行采样，ADC性能损失很小。允许对300 MHz模拟输入进行操作，但会以增加ADC噪声和失真为代价。提供同步功能以允许在多个设备之间进行同步计时。
AD9255的编程和控制是使用3线SPI兼容串行接口完成的。
ADC架构
AD9255体系结构由前端采样保持输入网络和流水线开关电容ADC组成。在数字校正逻辑中，来自每个级的量化输出被组合成最终的14位结果。流水线架构允许第一个阶段操作新的输入样本，其余阶段操作前面的样本。采样发生在时钟的上升沿。
管道的每一级，不包括最后一级，由一个连接到开关电容数模转换器（DAC）的低分辨率闪存ADC和一个级间残留放大器组成。剩余放大器放大重建的DAC输出和下一级流水线中的flash输入之间的差异。每个阶段使用一位冗余，以便于对闪存错误进行数字校正。最后一级由一个flash ADC组成。
输入级可以是以差分或单端模式耦合的交流或直流。输出暂存块对齐数据、更正错误并将数据传递到输出缓冲区。输出缓冲器由单独的电源供电，允许调整输出电压摆动。在断电期间，输出缓冲器进入高阻抗状态。
模拟输入注意事项
AD9255的模拟输入是一个差分开关电容网络，该网络在处理差分输入信号时设计为最佳性能。
时钟信号在采样模式和保持模式之间交替切换（见图64）。当输入切换到采样模式时，信号源必须能够对采样电容器充电并在时钟周期的1/2内稳定下来。
与每个输入串联的小电阻有助于降低驱动源输出级所需的峰值瞬态电流。并联电容器可以放置在输入端，以提供动态充电电流。此无源网络在ADC输入端创建低通滤波器；因此，精确值取决于应用程序。
在中频欠采样应用中，应减少任何并联电容器。与驱动源阻抗结合，并联电容器限制了输入带宽。参考AN-742应用说明，开关电容ADC的频域响应；AN-827应用说明，将放大器与开关电容ADC接口的谐振方法；以及模拟对话文章，“宽带A/D转换器的变压器耦合前端”。
为了获得最佳的动态性能，驱动VIN+和VIN-的源阻抗应匹配，并且输入应差分平衡。
内部差分参考缓冲器产生正参考电压和负参考电压，定义ADC核心的输入范围。该缓冲器将ADC核心的跨距设置为2×VREF。
输入共模
AD9255的模拟输入没有内部直流偏置。在交流耦合应用中，用户必须在外部提供这种偏压。将设备设置为VCM=0.5×AVDD，以获得最佳性能，但设备的功能范围更广，性能合理（见图52）。设计中包括一个车载共模电压基准，可从VCM引脚获得。当模拟输入的共模电压由VCM引脚电压（通常为0.5×AVDD）设置时，可获得最佳性能。VCM引脚必须通过0.1μF电容器与接地分离，如应用信息部分所述。
抖动
AD9255有一个可选的抖动模式，可以选择使用抖动引脚或使用SPI总线。抖动是将已知但随机量的白噪声（通常称为抖动）注入到ADC的输入端的行为。抖动具有改善ADC传输函数各个点的局部线性的效果。当量化小信号输入时，抖动可以显著改善SFDR，通常当输入电平低于-6dbfs时。
如图65所示，通过抖动DAC添加到ADC输入的抖动被精确地数字减去，以最小化SNR降级。当抖动被启用时，抖动DAC由伪随机数发生器（PN-gen）驱动。在AD9255中，抖动DAC被精确地校准以仅导致SNR和SINAD的非常小的退化。在启用抖动的情况下，典型的SNR和SINAD衰减值分别只有1db和0.8db。
大信号FFT
在大多数情况下，抖动不会改善接近满标度的大信号输入的SFDR，例如，使用-1 dBFS输入。对于大信号输入，SFDR通常受到前端采样失真的限制，抖动无法改善。然而，即使对于如此大的信号输入，抖动也可能对某些应用有用，因为它使噪声地板更白。与流水线adc中常见的情况一样，AD9255包含由随机分量不匹配导致的小DNL错误，这些随机分量不匹配会产生使噪声地板部分对部分随机着色的杂音或音调。虽然这些音调通常处于非常低的电平，并且在ADC量化大信号输入时不限制SFDR，但抖动将这些音调转换为噪声并产生更白的噪声地板。
小信号FFT
对于小信号输入，前端采样电路通常贡献很少的失真，因此，SFDR很可能受到由于随机分量失配而导致的DNL错误引起的音调的限制。因此，对于小信号输入（通常低于-6dbfs），抖动可以通过将这些DNL音调转换为白噪声来显著改善SFDR。
静态线性
抖动还消除了ADC的INL传输函数中尖锐的局部不连续性，并降低了整体峰值峰值INL。
在接收机应用中，利用抖动有助于减少导致小信号增益误差的DNL误差。通常，通过将输入噪声设置为高于转换器噪声5分贝到10分贝来克服此问题。利用转换器内部的抖动来校正DNL误差，可以降低输入噪声要求。
差分输入配置
在差分输入配置中驱动AD9255时获得最佳性能。对于基带应用，AD8138、ADA4937-2和ADA4938-2差分驱动器提供优异的性能和与ADC的灵活接口。
ADA4938-2的输出共模电压很容易用AD9255的VCM引脚设置（见图66），并且驱动器可以在所示的滤波器拓扑中配置，以提供输入信号的频带限制。
对于信噪比是一个关键参数的基带应用，差动变压器耦合是推荐的输入配置。示例如图67所示。为了偏置模拟输入，VCM电压可以连接到变压器二次绕组的中心抽头。
选择变压器时必须考虑信号特性。大多数射频变压器的饱和频率低于几兆赫（MHz）。过大的信号功率也会导致磁芯饱和，从而导致失真。
在第二奈奎斯特区及以上的输入频率下，大多数放大器的噪声性能不足以达到AD9255的真实信噪比性能。对于信噪比是一个关键参数的应用，推荐使用差分双巴仑耦合（见图68）。在这种配置中，输入是交流耦合的，CML通过33Ω电阻提供给每个输入。这些电阻补偿输入balun中的损耗，为驱动器提供50Ω阻抗。
在双巴伦和变压器配置中，输入电容器和电阻器的值取决于输入频率和源阻抗，可能需要减小或移除。表10显示了设置RC网络的建议值。但是，这些值取决于输入信号，应仅用作启动指南。
在第二奈奎斯特区和更高频率下使用变压器耦合输入的替代方案是使用ADL5562差分驱动器。ADL5562提供三种可选择的增益选项，最大可达15.5分贝。示例电路如图69所示；可能需要在ADL5562输出和AD9255输入之间进行附加滤波以降低带外噪声。有关更多信息，请参阅ADL5562数据表。
电压基准
AD9255内置了稳定、准确的电压基准。输入范围可以通过改变应用于AD9255的参考电压来调整，使用内部参考电压或外部应用的参考电压。ADC的输入范围跟踪参考电压的线性变化。以下各节总结了各种参考模式。参考解耦部分描述了参考的最佳实践PCB布局。
内部参考连接
AD9255内的比较器检测传感管脚处的电位，并将参考配置为四种可能的模式，如表11所示。如果传感器接地，参考放大器开关连接到内部电阻分压器（见图70），将2.0 V p-p满标度输入的VREF设置为1.0 V。在这种模式下，在传感器接地的情况下，还可以通过调整寄存器0x18的位6和位7来通过SPI端口调整满标度。这些位可用于将满标度更改为1.25 V p-p、1.5 V p-p、1.75 V p-p或默认值2.0 V p-p，如表17所示。
将检测管脚连接到VREF管脚，将参考放大器输出切换到检测管脚，完成回路，并为1 V p-p满标度输入提供0.5 V参考输出。
如图71所示，如果电阻分压器连接到芯片外部，则开关再次设置到感测引脚。这使参考放大器处于非垂直模式，VREF输出定义如下：
ADC的输入范围始终等于内部或外部参考的参考引脚电压的两倍。
如果使用AD9255的内部基准驱动多个转换器以改善增益匹配，则必须考虑其他转换器对基准的加载。图72显示了负载对内部参考电压的影响。
外部参照操作
可能需要使用外部基准来提高ADC的增益精度或改善热漂移特性。图73显示了1.0V模式下内部基准的典型漂移特性。
当检测管脚绑定到AVDD时，内部引用被禁用，允许使用外部引用。内部参考缓冲器用等效的6 kΩ负载加载外部参考（见图55）。内部缓冲区为ADC核心生成正负满标度参考。因此，外部参考电压必须限制在最大1.0V。
时钟输入注意事项
为获得最佳性能，AD9255采样时钟输入（CLK+和CLK-）应使用差分信号计时。信号通常通过变压器或电容器交流耦合到CLK+和CLK-引脚。这些引脚内部偏置（见图74），不需要外部偏置。
时钟输入选项
AD9255具有非常灵活的时钟输入结构。时钟输入可以是CMOS、LVDS、LVPECL或正弦波信号。无论所使用的信号类型如何，时钟源抖动都是最受关注的问题，如抖动注意事项一节所述。
图75和图76显示了对AD9255进行计时的两种首选方法。使用RF变压器或RF巴伦将低抖动时钟源从单端信号转换为差分信号。
对于625兆赫的时钟频率，建议使用RF balun配置；对于10兆赫至200兆赫的时钟频率，建议使用RF变压器。变压器/巴伦二次侧的背靠背肖特基二极管将AD9255的时钟偏移限制在大约0.8V p-p差分。
该限制有助于防止时钟的大电压波动通过AD9255的其他部分馈送，同时保持对低抖动性能至关重要的信号的快速上升和下降时间。
如果低抖动时钟源不可用，另一种选择是将差分PECL信号与采样时钟输入引脚进行交流耦合，如图77所示。AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD9516/AD9517/AD9518/AD9520/AD9522时钟驱动程序提供出色的抖动性能。
第三种选择是将差分LVDS信号交流耦合到采样时钟输入引脚，如图78所示。AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD9516/AD9517/AD9518/AD9520/AD9522时钟驱动器提供出色的抖动性能。在一些应用中，可以接受用单端CMOS信号驱动采样时钟输入。在这种应用中，直接从CMOS栅极驱动CLK+引脚，并使用0.1μF电容器绕过CLK-引脚接地（见图79）。
时钟占空比
典型的高速adc使用两个时钟边缘来产生各种内部定时信号，结果可能对时钟占空比敏感。通常，时钟占空比需要±5%的公差，以保持动态性能特性。
AD9255包含一个占空比稳定器（DCS），它对非采样（下降）边缘进行重定时，提供具有50%标称占空比的内部时钟信号。这允许用户在不影响AD9255性能的情况下提供广泛的时钟输入占空比。在启用DCS的情况下，噪声和失真性能在很宽的占空比范围内几乎是平坦的。输入上升沿的抖动仍然是最重要的问题，并且不容易被内部稳定电路降低。
占空比控制回路通常不适用于小于20 MHz的时钟频率。在时钟速率可以动态变化的应用程序中，必须考虑与环路相关联的时间常数。在动态时钟频率增加或减少之后，在DCS回路重新锁定到输入信号之前，需要1.5微秒到5微秒的等待时间。在环路未被锁定的时间段内，DCS环路被旁路，内部设备定时取决于输入时钟信号的占空比。在这种应用中，可以适当地禁用占空比稳定器。在某些情况下，当使用输入时钟分配器电路时，也可以禁用DCS，有关更多信息，请参阅输入时钟分配器部分。在所有其他应用中，建议启用DCS电路，以最大限度地提高交流性能。
当在外部引脚模式下运行时，通过设置SDIO/DCS引脚高来启用DCS（见表12）。如果启用了SPI模式，则默认情况下启用DCS，并且可以通过将0x00写入地址0x09来禁用DCS。
输入时钟分频器
AD9255包含一个输入时钟除法器，能够将输入时钟除以2到8之间的整数值。对于2、4、6或8的分频比，不需要占空比稳定器（DCS），因为分频器的输出固有地产生50%的占空比。在这些分频模式下启用带有时钟分频器的DCS可能会导致SNR略微降低，因此建议禁用DCS。对于其他除以比，除以3、除以5和除以7，时钟分配器输出的占空比与输入时钟的占空比有关。在这些模式下，如果输入时钟有50%的占空比，则不再需要DCS。但是，如果50%的工作周期输入时钟不可用，则必须启用DCS以进行正确的部件操作。
要同步AD9255时钟分配器，请使用应用于同步管脚的外部同步信号。寄存器0x100的位1和位2允许在每个同步信号上或仅在寄存器写入后的第一个同步信号上重新同步时钟分配器。同步管脚处的有效信号使时钟分配器重置为其初始状态。此同步功能允许多个部分的时钟分配器对齐，以确保同时进行输入采样。如果不使用同步pin，则应将其绑定到AGND。
抖动注意事项
高速、高分辨率的adc对时钟输入的质量非常敏感。在给定的输入频率（fINPUT）下，由于抖动（tJRMS）引起的低频信噪比（SNRLF）的信噪比下降可以通过：
在这个方程中，rms孔径抖动表示时钟输入抖动规范。如果欠采样应用对抖动特别敏感，如图80所示。
在孔径抖动可能影响AD9255的动态范围的情况下，将时钟输入视为模拟信号。为了避免用数字噪声调制时钟信号，将时钟驱动器的电源与ADC输出驱动器的电源分开。低抖动，晶体控制振荡器是最好的时钟源。如果时钟是从其他类型的源（通过选通、除法或其他方法）生成的，则输出时钟应在最后一步由原始时钟重定时。参考AN-501应用说明，孔径不确定度和ADC系统性能，和AN-756应用说明，采样系统和时钟相位噪声和抖动的影响（见）了解有关ADC的抖动性能的更多信息。
功耗和待机模式
如图81所示，AD9255的功耗与其采样率成正比。在CMOS输出模式下，数字功耗主要取决于数字驱动器的强度和每个输出位上的负载。最大DRVDD电流（IDRVDD）可近似计算为：
其中N是输出比特数（14个输出比特加上一个DCO）。
当每个输出位在每个时钟周期上切换时，即在fCLK/2的Nyquist频率下的满标度方波时，出现该最大电流。在实际应用中，DRVDD电流是由平均输出位数的开关量确定的，该开关量由采样率和模拟输入信号的特性决定。
减少输出驱动器的电容负载可以使数字功耗最小化。图81、图82和图83中的数据是使用70 MHz模拟输入信号采集的，每个输出驱动器上有5 pF负载。
通过断言PDWN（通过SPI端口或通过断言PDWN pin高），AD9255处于断电模式。在这种状态下，ADC通常耗散0.05mw。在断电期间，输出驱动器处于高阻抗状态；断言PDWN引脚低将使AD9255返回其正常工作模式。
关机模式下的低功耗是通过关闭参考、参考缓冲区、偏置网络和时钟来实现的。内部电容器在进入断电模式时放电，然后在恢复正常工作时必须重新充电。
使用SPI端口接口时，用户可以将ADC置于断电模式或待机模式。待机模式允许用户在需要更快唤醒时间时保持内部参考电路通电。此外，当使用SPI模式时，用户可以更改外部PDWN管脚的功能，使零件处于断电或待机模式。见内存映射寄存器描述部分了解更多详细信息。
数字输出
AD9255输出驱动器可以配置为与1.8V CMOS逻辑系列接口。AD9255也可以配置为使用1.8V的DRVDD电源电压的LVDS输出。AD9255默认为CMOS输出模式，但可以置于LVDS模式通过设置LVDS pin高或使用SPI端口将部件置于LVDS模式。由于大多数用户在操作期间不在CMOS和LVDS模式之间切换，因此建议使用LVDS管脚以避免CMOS配置的输出上电负载问题。
在CMOS输出模式中，输出驱动器的大小可以提供足够的输出电流来驱动各种逻辑族。然而，大的驱动电流往往会导致电源上的电流故障，这可能会影响转换器的性能。需要ADC驱动大电容负载或大扇形输出的应用可能需要外部缓冲器或锁存器。在LVDS输出模式下，可以选择两个输出驱动器级别，即ANSI LVDS或reduced swing LVDS模式。使用减小的摆动LVDS模式可降低DRVDD电流并降低功耗。可以通过断言LVDS的pin或通过SPI端口选择该模式来选择减少的swing LVDS模式。
在外部管脚模式下操作时，通过设置SCLK/DFS管脚，为偏移二进制或双工补码选择输出数据格式（见表12）。
如AN-877应用说明中所述，通过SPI与高速ADC接口，当使用SPI控制时，可以为偏移二进制、双倍补码或灰色代码选择数据格式。
数字输出启用功能（OEB）
AD9255对数字输出管脚具有灵活的三态能力。使用OEB管脚或通过SPI接口启用三态模式。如果OEB引脚低，则会启用输出数据驱动程序和dco。如果OEB引脚高，则输出数据驱动器和dco处于高阻抗状态。此OEB功能不用于快速访问数据总线。注意，OEB是指数字输出驱动电源（DRVDD），不应超过该电源电压。
当使用SPI接口时，数据和DCO输出可以通过使用寄存器0x14中的输出启用条位进行三次声明。
时机
AD9255提供具有12个时钟周期（LVDS模式下为12.5个时钟周期）的管道延迟的锁存数据。数据输出在时钟信号上升沿后一个传播延迟（tPD）可用。最小化输出数据线的长度和负载，以减少AD9255内的瞬变。这些瞬态会降低变换器的动态性能。AD9255的最低典型转换速率为10毫秒/秒。当时钟速率低于10毫秒/秒时，动态性能会降低。
数据时钟输出（DCO）
AD9255在CMOS输出模式下提供一个单数据时钟输出（DCO）管脚，在LVDS模式下提供两个差分数据时钟输出（DCO）管脚，用于捕获外部寄存器中的数据。在CMOS输出模式下，数据输出在DCO的上升沿上有效，除非DCO时钟极性已通过SPI改变。在LVDS输出模式下，数据以双数据率输出，奇数输出位在DCO上升沿附近转换，偶数输出位在DCO下降沿附近转换。有关图形计时说明，请参见图2。
内建自测试（BIST）和输出测试
AD9255包括内置的自检功能，旨在验证部件的完整性，并促进板级调试。包括一个内置的自检（BIST）功能，用于验证AD9255的数字数据路径的完整性。还提供了各种输出测试选项，以便在AD9255的输出上放置可预测的值。
内置自检（BIST）
BIST是对所选AD9255信号路径的数字部分的彻底测试。启用时，测试从内部伪随机噪声（PN）源通过从ADC块输出开始的数字数据路径运行。BIST序列运行512个周期并停止。BIST签名值放在寄存器0x24和寄存器0x25中。在这个测试过程中，输出没有断开，所以PN序列在运行时可以被观察到。PN序列可以是根据寄存器0x0E第2位中编程的值，从其最后一个值继续或从头重置。BIST签名结果因部件配置而异。
输出测试模式
输出测试选项如表17所示。当输出测试模式启用时，ADC的模拟部分与数字后端块断开连接，测试模式通过输出格式化块运行。有些测试模式受输出格式的约束，有些则不受输出格式的约束。如果使用PN重置位通过设置寄存器0x0D的位4或位5将生成器保持在重置模式，则可以强制PN序列测试的种子值。这些测试可以在有或无模拟信号（如果存在，则忽略模拟信号）的情况下执行，但它们确实需要编码时钟。有关详细信息，请参见AN-877应用说明，通过SPI与高速ADC接口。
串行端口接口（SPI）
AD9255串行端口接口（SPI）允许用户通过ADC内部提供的结构化寄存器空间为特定功能或操作配置转换器。SPI为用户提供了额外的灵活性和定制，具体取决于应用程序。地址通过串行端口访问，可以通过端口写入或读取。内存被组织成字节，可以进一步划分为字段，这些字段记录在内存映射部分。有关详细的操作信息，请参阅AN-877应用说明，通过SPI连接到高速ADC。
使用SPI的配置
三个管脚定义此ADC的SPI:SCLK/DFS管脚SDIO/DCS引脚和CSB引脚（见表14）。SCLK/DFS（串行时钟）用于同步ADC的读写数据。SDIO/DCS（串行数据输入/输出）是一个双用途管脚，允许从内部ADC存储器映射寄存器发送和读取数据。CSB（chip select bar）是一个激活的低控制，可以启用或禁用读写周期。
CSB的下降沿与SCLK的上升沿共同决定了帧的开始。有关串行定时及其定义的示例，请参见图84和表5。其他涉及CSB的模式也可用。CSB可以无限期地保持低位，这将永久启用设备；这称为流式传输。CSB可以在字节之间高挂起，以允许额外的外部计时。当CSB在上电时被高连接时，SPI功能被置于高阻抗模式。此模式开启任何SPI管脚辅助功能。当CSB在通电后被切换为低电平时，该部件将保持在SPI模式，并且不会恢复到pin模式。
在指令阶段，发送16位指令。数据遵循指令阶段，其长度由W0和W1位确定。所有数据都由8位字组成。多字节串行数据传输帧中第一个字节的第一位指示是发出读取命令还是写入命令。这允许串行数据输入/输出（SDIO）管脚将输入方向更改为输出方向。
除了字长之外，指令阶段还确定串行帧是读操作还是写操作，从而允许串行端口用于对芯片进行编程和读取片上存储器的内容。如果指令是回读操作，则执行回读会导致串行数据输入/输出（SDIO）管脚在串行帧中的适当点从输入更改为输出。
数据可以以MSB first模式或LSB first模式发送。MSB first是开机时的默认值，可以通过SPI端口配置寄存器进行更改。有关此功能和其他功能的更多信息，请参阅AN-877应用说明，通过SPI连接到高速ADC。
硬件接口
表14中所述的管脚包括用户编程设备和AD9255的串行端口之间的物理接口。使用SPI接口时，SCLK引脚和CSB引脚作为输入。SDIO管脚是双向的，在写入阶段作为输入，在回读期间作为输出。
AD9255有一个用于SPI接口的单独电源引脚SVDD。SVDD引脚可以设置在1.8 V和3.3 V之间的任何电平，以便在这些电压下使用SPI总线进行操作，而不需要电平转换。如果不使用SPI端口，SVDD可以绑定到DRVDD电压。
SPI接口足够灵活，可以由FPGAs或微控制器控制。一种SPI配置方法在AN-812应用说明（基于微控制器的串行端口接口（SPI）引导电路）中详细描述。
SPI端口不应在需要转换器完全动态性能的期间处于活动状态。由于SCLK信号、CSB信号和SDIO信号通常与ADC时钟异步，这些信号的噪声会降低转换器的性能。如果车载SPI总线用于其他设备，则可能需要在该总线和AD9255之间提供缓冲区，以防止这些信号在关键采样期间在转换器输入处转换。当不使用SPI接口时，有些管脚具有双重功能。在设备通电期间，当引脚连接到AVDD或接地时，它们与特定功能相关。数字输出部分描述AD9255支持的替代功能。
不带SPI的配置
在不与SPI控制寄存器接口的应用中，SDIO/DCS管脚和SCLK/DFS管脚用作独立的CMOS兼容控制管脚。当设备通电时，假设用户打算将管脚用作占空比稳定器和输出数据格式特性控制的静态控制线。在此模式下，将CSB芯片选择连接到AVDD，这将禁用串行端口接口。
OEB管脚、抖动管脚、LVDS管脚、LVDS管脚和PDWN管脚在外部管脚模式和SPI模式下都是活动控制线。这些引脚或SPI寄存器设置（SPI位和引脚功能的逻辑或）的输入用于确定部件的操作模式。
SPI可访问功能
表16简要描述了通过SPI可以访问的一般特性。这些特性在AN-877应用说明中详细描述，通过SPI与高速adc接口。AD9255特定于部件的特性在表17（外部存储器映射寄存器表）下详细描述。
内存映射
读取内存映射寄存器表
内存映射寄存器表中的每一行有八个位位置。内存映射大致分为四个部分：芯片配置寄存器（地址0x00到地址0x02）；传输寄存器（地址0xFF）；ADC功能寄存器，包括设置、控制和测试（地址0x08到地址0x30）；数字特性控制寄存器（地址0x100）。
内存映射寄存器表记录所示每个十六进制地址的默认十六进制值。标题为位7（MSB）的列是给定的默认十六进制值的开头。例如，地址0x18（VREF选择寄存器）的十六进制默认值为0xC0。这意味着位7=1，位6=1，其余位为0。此设置是默认的参考选择设置。默认值使用2.0 V p-p引用。有关此功能和其他功能的详细信息，请参阅AN-877应用说明，通过SPI连接到高速ADC。本文档详细说明由寄存器0x00控制到寄存器0x30的函数。寄存器0x100的剩余寄存器记录在内存映射寄存器描述部分。
开放位置
有效地址位置的未使用位应使用0写入。仅当地址位置的一部分打开时（例如，地址0x18）才需要写入这些位置。如果整个地址位置处于打开状态（例如，地址0x13），则不应写入此地址位置。
默认值
AD9255复位后，用默认值加载关键寄存器。
逻辑电平
逻辑级术语解释如下：
•“Bit is set”与“Bit is set to Logic 1”同义，或“正在为位编写逻辑1。”
•“Clear a bit”与“bit is set to Logic 0”同义，或“正在为位写入逻辑0。”
转移寄存器映射
地址0x08到地址0x18被隐藏。写入这些地址不会影响部分操作，直到通过将0x01写入地址0xFF并设置传输位发出传输命令。这允许在设置传输位时在内部和同时更新这些寄存器。内部更新在设置传输位和位自动清除时发生。
内存映射寄存器描述
有关寄存器0x00控制到寄存器0xFF的功能的更多信息，请参阅AN-877应用说明，通过SPI连接到高速ADC。
同步控制（寄存器0x100）
位[7:3]-保留
这些位是保留的。
位2时钟除法器，仅限下次同步
如果主同步启用位（地址0x100，位0）和时钟分配器同步启用位（地址0x100，位1）高，则位2允许时钟分配器同步到它接收的第一个同步脉冲，并忽略其余脉冲。时钟分配器同步启用位（地址0x100，位1）在同步后重置。
位1时钟分配器同步启用
位1将同步脉冲选通至时钟分配器。当位1为高，位0为高时，同步信号启用。这是连续同步模式。
位0主同步启用
位0必须高才能启用任何同步功能。如果不使用同步功能，则该位应保持低位以节省电源。
应用程序信息
设计指南
在开始将AD9255作为一个系统进行设计和布局之前，建议设计者熟悉这些指南，其中讨论了某些管脚所需的特殊电路连接和布局要求。
电源和接地建议
将电源连接到AD9255时，建议使用两个单独的1.8 V电源。使用一个模拟电源（AVDD）；使用单独的数字输出电源（DRVDD）。几个不同的去耦电容器可用于覆盖高频和低频。将这些电容器放置在靠近PCB层入口点和靠近零件引脚的位置，并具有最小的迹线长度。SPI端口SVDD的电源不应包含过多的噪音，还应在部件附近绕过。
使用AD9255时，单个PCB接地平面应足够。通过适当的去耦和PCB模拟、数字和时钟部分的智能分区，可以轻松实现最佳性能。
LVDS操作
AD9255可以使用LVDS引脚44配置为通电时的CMOS或LVDS输出模式。如果需要LVDS操作，将插脚44连接到AVDD。LVDS操作也可以通过SPI端口启用。如果需要CMOS操作，将插脚44连接到AGND。
暴露叶片热段塞建议
为了达到最佳的电性能和热性能，ADC底部的外露开关必须连接到模拟接地（AGND）上。印刷电路板上的一个连续的、暴露的（无焊接掩模）铜平面应与AD9255暴露的叶片（引脚0）匹配。铜平面应该有几个通孔，以实现最低可能的电阻热路径，以便散热通过PCB底部。用非导电环氧树脂填充或塞住这些通孔。
为了使ADC和PCB之间的覆盖率和附着力最大化，覆盖一个丝网将PCB上的连续平面分割成几个均匀的部分。在回流过程中，这在ADC和PCB之间提供了几个连接点。使用一个没有分区的连续平面可以保证ADC和PCB之间只有一个连接点。有关芯片级封装的封装和PCB布局的详细信息，请参阅AN-772应用说明，引线框架芯片级封装（LFCSP）的设计和制造指南，网址：。
VCM
用0.1μF电容器将VCM管脚与地分离，如图67所示。
印度卢比
AD9255要求在RBIAS引脚和接地之间放置一个10 kΩ电阻器。该电阻器设置ADC磁芯的主电流基准，且应具有至少1%的公差。
参考解耦
用低ESR，1.0μF电容器与低ESR，0.1μF陶瓷电容器并联，将VREF引脚从外部断开接地。
SPI端口
SPI端口不应在需要转换器完全动态性能的期间处于活动状态。由于SCLK、CSB和SDIO信号通常与ADC时钟异步，这些信号的噪声会降低转换器性能。如果车载SPI总线用于其他设备，则可能需要在该总线和AD9255之间提供缓冲区，以防止这些信号在关键采样期间在转换器输入处转换。
外形尺寸
