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特征
保证单调；输入误差：最大±1 LSB；片上1.25 V/2.5 V，10 ppm/℃基准；温度范围：–40°C至+85°C；轨对轨输出放大器；断电模式；包装类型：100引线LQFP（14 mm×14 mm）；用户界面；平行的串行（SPI-/QSPI-/MICROWIRE-/DSP兼容，具有数据回读功能）；I2C兼容坚固的6.5千伏HBM和2千伏FICDM ESD额定值。
综合功能
通道监视器：通过LDAC清除功能同步更新输出至用户可编程代码放大器升压模式，以优化转换速率用户可编程偏移和增益调整切换模式，启用方波热监测。
应用
可变光衰减器（VOA）；电平设置（ATE）；光学微电子机械系统（MEMS）；控制系统；仪表。
一般说明
AD5383是一个完整的，单电源，32通道，12位DENSADAC®可在100引线LQFP封装中使用。所有32个通道都有一个带轨对轨操作的片内输出放大器。AD5383包括可编程内部1.25 V/2.5 V，10ppm/℃基准；一个片上通道监视器功能，将模拟输出多路传输到一个公共的MON U OUT引脚进行外部监控；以及一个输出放大器升压模式，允许优化放大器转换速率。
AD5383的特点：
（1）、双缓冲并行接口，20 ns WR脉冲宽度。
（2）、SPI-/QSPI-/MICROWIRE-/DSP兼容串行接口，接口速度超过30mhz。
（3）、支持400 kHz数据传输速率的IC兼容接口。
输入寄存器后接DAC寄存器提供双缓冲，允许使用LDAC输入独立或同时更新DAC输出。
每个通道都有一个可编程增益和偏移调整寄存器，允许用户完全校准任何DAC通道。关闭升压后，功耗通常为0.25毫安/通道。
术语
相对精度
相对精度或端点线性度是测量通过DAC传递函数端点的直线的最大偏差的量度。经零标度误差和满标度误差调整后测量，用LSB表示。
微分非线性
差分非线性是任意两个相邻码的测量变化和理想1lsb变化之间的差值。1 LSB最大值的指定微分非线性保证了单调性。
零刻度误差
零标度误差是指当所有0都加载到DAC寄存器中时，DAC输出电压中的误差。理想情况下，将所有0加载到DAC，m=所有1，c=2n-1，VOUT（零刻度）=0 V，零标度误差是VOUT（实际）和VOUT（理想）之间差的度量，单位为mV。这主要是由于输出放大器的偏移。
偏移误差
偏移误差是测量传递函数线性区域中VOUT（实际）和VOUT（理想）之间的差，单位为mV。在AD5383-5和AD5383-3上测量偏移误差，将代码32加载到DAC寄存器，并将代码64加载到AD5383-3上。
增益误差
增益误差在输出范围的线性范围内指定，在VOUT=10 mV和VOUT=AVDD-50 mV之间。它是DAC传输特性与理想值的斜率偏差，用DAC输出空载时的%FSR表示。
直流串扰
DC串扰是指一个DAC的输出电平在中刻度处的DC变化，以响应全刻度码（全0到全1，反之亦然）和所有其他DAC的输出变化。用LSB表示。
直流输出阻抗
直流输出阻抗是有效的输出源电阻。
它以封装铅电阻为主。
输出电压稳定时间输出电压稳定时间是指在四分之一到四分之一满标度输入变化时，DAC的输出稳定到指定水平所需的时间，并从忙上升沿开始测量。
数模故障能量
数模故障能量是指在主码转换时注入模拟输出的能量。它被指定为nV-s中的故障区域。通过在0x1FF和0x2000之间切换DAC寄存器数据来测量。
DAC到DAC串扰
DAC-to-DAC串扰是一个DAC的输出由于数字变化和另一个DAC的随后模拟输出变化而出现的故障脉冲。受害者频道加载了中刻度。在nV-s中指定了DAC到DAC的串扰。
数字串扰
由于另一个转换器的DAC寄存器代码的变化而传输到一个转换器输出的故障脉冲被定义为数字串扰，并在nV-s中指定。
数字馈通
当未选择设备时，设备数字输入上的高频逻辑活动可以跨设备和通过设备电容耦合，以在VOUT管脚上显示为噪声。它也可以沿着电源线和地线连接。这种噪声是数字馈通。
输出噪声谱密度
输出噪声谱密度是测量内部产生的随机噪声。随机噪声的特征是频谱密度（每√赫兹电压）。它是通过将所有dac加载到中刻度并在输出端测量噪声来测量的。在10 kHz的1 Hz带宽中以nV/√Hz测量。
典型性能特征
功能描述
DAC架构-概述
AD5383是一个完整的，单电源，32通道电压输出DAC，提供12位分辨率。该部分可在一个100铅的LQFP包，并具有并行和串行接口。本产品包括一个内部的、软件可选择的、1.25 V/2.5 V、10 ppm/℃的参考，可用于驱动缓冲参考输入；或者，可使用外部参考驱动这些输入。内部/外部参考选择通过控制寄存器中的CR8位进行；如果选择了内部参考，则CR10选择参考幅度。所有通道都有一个带轨对轨输出的片上输出放大器，能够在200 pF负载下驱动5 kΩ。
单个DAC通道的结构由12位电阻串DAC和以2增益工作的输出缓冲放大器组成。这种电阻串结构保证了DAC的单调性。加载到DAC寄存器的12位二进制数字代码决定了在将电压馈送到输出放大器之前，电压在串上的哪个节点被抽头。这些设备上的每个通道都包含独立的偏移和增益控制寄存器，允许用户对偏移和增益进行数字微调。这些寄存器使用户能够使用内部m和c寄存器来校准整个信号链（包括DAC）中的错误，这些寄存器保存了校正因子。所有通道都是双缓冲的，允许使用LDAC管脚同步更新所有通道。图27显示了AD5383上单个通道的框图。每个DAC的数字输入传递函数可以表示为：
其中：x2=加载到电阻串DAC的数据字；x1=写入DAC输入寄存器的12位数据字；m=增益系数（默认为0xFFE）。增益系数写入11个最高有效位（DB11到DB1），LSB（DB0）为0；n=DAC分辨率（AD5383为n=12）；c=12位偏移系数（默认值为0x800）。
这些装置的完整传递函数可以表示为：
其中：x2是加载到电阻器串DAC的数据字。相对于内部参考电压或外部施加到DAC输出/再输入引脚的参考电压。对于指定的性能，AD5383-5建议使用2.5 V的外部参考电压，AD5383-3建议使用1.25 V的外部参考电压。
数据解码
AD5383包含一个12位数据总线，从DB11到DB0。根据REG1和REG0的值（见表9），该数据被加载到寻址DAC输入寄存器、偏移（c）寄存器或增益（m）寄存器中。
片上专用功能寄存器（SFR）
AD5383包含许多特殊功能寄存器（SFR），如表13所示。SFR用REG1=REG0=0寻址，并用地址位A4解码到地址位A0。
SFR命令
NOP（无操作）
REG1=REG0=0，A4至A0=00000
不执行任何操作，但在串行回读模式下很有用，可以在DOUT上超时数据以进行诊断。在NOP操作期间，繁忙脉冲低。
编写CLR代码
REG1=REG0=0，A4至A0=00001
DB11 to DB0=包含CLR数据
将CLR行调低或执行软清除功能，用用户可配置的CLR寄存器中包含的数据加载DAC寄存器的内容，并相应地将VOUT0设置为VOUT31。这对于在清晰的条件下设置特定的输出电压非常有用。这也有利于校准；用户可以将满标度或零标度加载到清除代码寄存器，然后发出硬件或软件清除以将此代码加载到所有DAC，从而消除对每个DAC进行单独写入的需要。开机时默认为全零。
软相干激光雷达
REG1=REG0=0，A4至A0=00010 DB11至DB0=无所谓
执行此指令执行CLR，其功能与外部CLR管脚提供的相同。DAC输出与CLR代码寄存器中的数据一起加载。完全执行软CLR需要35微秒，如忙低时间所示。
软电源关闭
REG1=REG0=0，A4至A0=01000 DB11至DB0=无所谓
执行此指令执行全局掉电功能，使所有通道进入低功率模式，将模拟电源电流最大降低到2微安，将数字电流最大降低到20微安。在掉电模式下，输出放大器可以配置为高阻抗输出或提供100 kΩ负载接地。所有内部寄存器的内容在断电模式下保留。断电时无法写入寄存器。
软启动
REG1=REG0=0，A4至A0=01001 DB11至DB0=无所谓
此指令用于为输出放大器和内部基准通电。电源掉电时间为8μs，硬件电源关闭和软件功能内部结合在一个数字或功能席上。
软复位
REG1=REG0=0，A4至A0=01111 DB11至DB0=无所谓
此指令用于实现软件重置。所有内部寄存器都重置为其默认值，即满标度为m，零标度为c。DAC寄存器的内容被清除，将所有模拟输出设置为0 V。软复位激活时间为135微秒。仅当AD5383未处于断电模式时执行软复位。
控制寄存器读/写
REG1=REG0=0，A4到A0=01100，R/W状态决定操作是写（R/W=0）还是读（R/W=1）。DB11到DB0包含控制寄存器数据。
控制寄存器内容
CR11：断电状态。此位用于在断电时配置输出放大器状态。
CR11=1：放大器输出是高阻抗（默认上电）。
CR11=0：放大器输出对地为100 kΩ。
CR10：参考选择。该位选择AD5383的工作内部参考。CR12编程如下：
CR10=1：内部参考电压为2.5V（AD5383-5默认值），AD5383-5的推荐操作参考电压。
CR10=0：内部参考电压为1.25 V（AD5383-3默认值），AD5383-3的推荐操作参考电压。
CR9：电流增强控制。该位用于提高输出放大器中的电流，从而改变其转换速率。该位配置如下：
CR9=1：启动增压模式。这最大化了输出放大器中的偏置电流，优化了其转换速率，但增加了功耗。
CR9=0:Boost模式关闭（默认为通电）。这减少了输出放大器中的偏置电流，降低了总功耗。
CR8：内部/外部参考。此位确定DAC是使用其内部引用还是使用外部应用的引用。
CR8=1:内部引用已启用。参考输出取决于加载到CR10的数据。
CR8=0：选择外部参考（默认为通电）。
CR7：通道监视器启用（参见通道监视器功能）。
CR7=1：监视器已启用。这将启用通道监视器功能。在SFR寄存器中写入监视器通道后，所选通道输出被路由到MON U OUT管脚。
CR7=0：监视器已禁用（默认为通电）。当监视器被禁用时，MON U OUT引脚为3。
CR6：热监测功能。此功能用于在启用时监视AD5383的内部模具温度。当温度超过130°C时，热监视器会降低输出放大器的功率。如果多个输出通道同时短路，可能会超过功耗，则此功能可用于保护设备。如果模具温度降到130°C以下，软电源启动将重新启用输出放大器。
CR6=1：热监控启用。
CR6=0：热监测器禁用（默认为通电）。
CR5和CR4：别在意。
CR3至CR0：切换功能启用。此函数允许用户在加载到每个DAC的A和B寄存器的两个代码之间切换输出。控制寄存器位CR3到CR0用于在切换模式下启用八个信道的单个组进行操作。写入任何位的逻辑1启用一组通道；逻辑0禁用一组通道。LDAC用于在两个寄存器之间切换。逻辑1启用一组通道；逻辑0禁用一组通道。
通道监视功能
REG1=REG0=0，A4至A0=01010
DB11 to DB6=包含要寻址受监视通道的数据。
AD5383上提供了通道监视器功能。此功能包括通过接口寻址的多路复用器，允许任何通道输出或连接到MON_-IN管脚的信号被路由到MON_-OUT管脚，以便使用外部ADC进行监控。在将任何通道路由到MON U OUT之前，必须在控制寄存器中启用通道监视器功能。在AD5383上，DB11到DB6包含被监视通道的通道地址。选择信道地址63三态MON_OUT。
硬件功能
复位功能
使重置行低将所有内部寄存器的内容重置为它们的上电重置状态。复位是一个负边缘敏感输入。默认值对应于满刻度的m和零刻度的c。DAC寄存器的内容被清除，将VOUT0设置为VOUT31至0 V。此序列最多需要270微秒。
重置的下降沿启动重置过程；忙碌在持续时间内变低，重置完成后返回高。当忙信号低时，所有接口都被禁用，所有的LDAC脉冲都被忽略。当BUSY返回high时，部件恢复正常工作，并且忽略复位引脚的状态，直到检测到下一个下降沿。仅在AD5383未处于断电模式时执行软复位。
异步清除功能
将CLR行调低将清除DAC寄存器的内容，使其成为包含在用户可配置CLR寄存器中的数据，并相应地将VOUT0设置为VOUT31。此功能可用于系统校准，将零标度和满标度加载到所有通道。CLR的执行时间为32微秒。
忙和LDAC功能
BUSY是一个数字CMOS输出，指示AD5383的状态。每次用户向相应的x1、c或m寄存器写入新数据时，计算x2的值，x2是加载到DAC数据寄存器的内部数据。在x2的计算过程中，忙输出变低。当BUSY较低时，用户可以继续向x1、m或c寄存器写入新数据，但不能进行DAC输出更新。通过使LDAC输入低，DAC输出被更新。如果忙时LDAC变低，则存储LDAC事件，并且DAC输出在忙时变高后立即更新。用户可以将LDAC输入永久保持在低位，在这种情况下，DAC输出在BUSY变高后立即更新。在上电复位期间以及在复位引脚上检测到下降沿时，忙碌也会变低。在此期间，将禁用所有接口，并忽略LDAC上的任何事件。AD5383包含一个额外的特性，即DAC寄存器不会更新，除非它的x2寄存器自上次LDAC降低以来已写入。通常，当LDAC变低时，DAC寄存器充满x2寄存器的内容。然而，如果x2数据已经改变，AD5383将只更新DAC寄存器，从而消除不必要的数字串扰。
并行模式下的FIFO操作
AD5383包含一个FIFO，用于在并行接口模式下操作时优化操作。FIFO Enable（level sensitive，active high）用于启用内部FIFO。当连接到DVDD时，内部FIFO被启用，允许用户全速写入设备。FIFO仅在并行接口模式下可用。通电时，在CLR或复位后，对FIFO EN引脚的状态进行采样，以确定FIFO是否启用。在串行或IC接口模式下，FIFO-EN应保持低位。多达128个连续指令可以以并行模式的最高速度写入FIFO。当FIFO已满时，将忽略对设备的任何进一步写入。图29显示了FIFO模式和非FIFO模式在通道更新时间方面的比较。图29还概述了数字加载时间。
上电复位
AD5383包含上电复位发生器和状态机。上电复位将所有寄存器重置为预定义状态，并将模拟输出配置为高阻抗。在上电重置顺序期间，忙碌的管脚会变低，从而阻止数据写入设备。
断电
AD583包含一个全球掉电特性，将所有通道置于低功耗模式，并将模拟功耗降低到2μA，最大功耗降至20席席。在掉电模式下，输出放大器可以配置为高阻抗输出或提供100 kΩ负载接地。所有内部寄存器的内容在断电模式下保留。当退出电源时，放大器的稳定时间将在输出到达其正确值之前消失。
接口
AD5383包含并行和串行接口。此外，串行接口可以编程为与SPI、DSP、MICROWIRE或IC兼容。SE/PAR引脚选择并行和串行接口模式。在串行模式下，SPI/IC管脚用于选择DSP、SPI、MICROWIRE或IC接口模式。
这些设备使用内部FIFO存储器，允许在并行接口模式下高速连续写入。在执行写入指令时，用户可以继续向设备写入新数据。BUSY信号表示设备的当前状态，在执行FIFO中的指令时变低。在并行模式下，最多128个连续指令可以以最高速度写入FIFO。当FIFO已满时，将忽略对设备的任何进一步写入。
为了使器件功耗和片上数字噪声最小化，有源接口仅在写入器件时才完全通电，即在WR下降沿或SYNC下降沿。
与DSP、SPI、MICROWIRE兼容的串行接口
串行接口可在独立模式下至少使用三根电线或在菊花链模式下使用四根电线进行操作。菊花链允许许多设备级联在一起以增加系统信道数。SE/PAR引脚必须绑高，SPI/IC引脚（引脚97）应绑低，使DSP / SPI /微丝兼容串行接口。在串行接口模式下，用户不需要驱动并行输入数据管脚。串行接口的控制引脚为：
同步，DIN，SCLK-标准3线接口引脚。
DCEN-选择独立模式或菊花链模式。
SDO-菊花链模式的数据输出引脚。
图3和图5显示了在独立和菊花链模式下串行写入AD5383的时序图。串行接口的24位数据字格式如表17所示。
A/B启用切换模式时，此管脚选择数据写入是A寄存器还是B寄存器。禁用切换时，该位应设置为零以选择A数据寄存器。
R/W是读或写控制位。
A4至A0寻址输入通道。
REG1和REG0选择写入数据的寄存器。
DB11至DB0包含输入数据字。
十是一种不在乎的状态。
单独模式
通过连接DCEN（菊花链启用）引脚低位，启用独立模式。串行接口可与连续和非连续串行时钟一起工作。同步的第一个下降沿开始写入周期，并重置一个计数器，该计数器对串行时钟的数量进行计数，以确保将正确的位数移位到串行移位寄存器中。同步时的任何其他边（下降边除外）都将被忽略，直到24位被计时为止。一旦移入24位，SCLK将被忽略。为了进行另一个串行传输，计数器必须通过同步下降沿重置。
菊花链模式
对于包含多个设备的系统，SDO管脚可用于将多个设备串接在一起。这种菊花链模式可用于系统诊断和减少串行接口线的数量。
通过连接DCEN（菊花链启用）引脚高，菊花链模式启用。同步的第一个下降沿开始写入循环。同步低时，SCLK连续应用于输入移位寄存器。如果应用了超过24个时钟脉冲，则数据会从移位寄存器中波动出来，并出现在SDO线上。此数据在SCLK的上升沿上计时，在下降沿上有效。通过将第一个设备的SDO连接到链中下一个设备的DIN输入，构建了一个多设备接口。系统中每个设备需要24个时钟脉冲。因此，时钟周期的总数必须等于24N，其中N是链中AD538x设备的总数。
当所有设备的串行传输完成时，同步将处于高位。这将锁定菊花链中每个设备中的输入数据，并防止任何进一步的数据进入输入移位寄存器。
如果在24个时钟进入该部分之前进行高同步，则认为这是一个坏帧，并丢弃数据。串行时钟可以是连续时钟，也可以是门控时钟。只有当同步可以保持在正确的时钟周期数较低时，才能使用连续SCLK源。在门控时钟模式下，必须使用包含确切时钟周期数的突发时钟，并且必须在最终时钟之后进行高同步以锁定数据。
回读模式
通过在串行输入寄存器write中设置R/W位=1来调用Readback模式。当R/W=1，位A4到A0时，结合位REG1和REG0，选择要读取的寄存器。写序列中剩余的数据位并不重要。在下一次SPI写入期间，SDO输出上出现的数据将包含来自先前寻址寄存器的数据。对于单个寄存器的读取，NOP命令可用于对SDO上所选寄存器的数据进行时钟输出。图30显示了回读序列。例如，要在AD5383上读回信道0的m寄存器，应实现以下序列。首先，将0x404XXX写入AD5383输入寄存器。这将AD5383配置为读取模式，并选择通道0的m寄存器。注意，数据位DB11到DB0并不重要。接下来是第二次写入，一个NOP条件，0x000000。在该写入过程中，来自m寄存器的数据在DOUT行上被打卡，即打卡的数据将包含来自m寄存器的数据（以位DB11到DB0为单位），并且前10位包含先前写入的地址信息。在回读模式下，同步信号必须帧数据。数据在SCLK上升沿上计时，在SCLK信号下降沿上有效。如果SCLK在回读操作的写入和读取操作之间高空闲，则第一位数据将在同步的下降沿上计时。
I2C串行接口
AD5383具有与IC兼容的2线接口由串行数据线（SDA）和串行时钟线组成（症状自评量表）。SDA和SCL促进AD5383和主机的频率高达400千赫。图6显示2线接口时序图包括不同的操作模式。在选择IC操作时模式，首先配置串行操作模式（SE/PAR＝1）；然后通过将SPI/IC引脚配置为逻辑1。该设备作为从设备连接到IC总线（即，AD5383不产生时钟）。AD5383已经7位从机地址10101（AD1）（AD0）。5个msb是硬的-编码的和2个lsb由AD1的状态决定和AD0管脚。硬件配置AD1和AD0允许在总线上配置其中四个设备。
在每个SCL时钟周期中传输一个数据位。在SCL时钟脉冲的高周期内，SDA上的数据必须保持稳定。SCL高时SDA的变化是配置启动和停止条件的控制信号。当IC总线不忙时，SDA和SCL都被外部上拉电阻器拉高。
启动和停止条件
主设备通过发出启动条件来启动通信。启动条件是在SCL高的SDA上从高到低的转换。停止条件是SDA上的从低到高的转换，而SCL是高的。来自主设备的启动条件向AD5383发送开始传输的信号。停车条件使公共汽车腾空。如果生成的是重复启动条件（Sr）而不是停止条件，则总线将保持活动状态。
重复启动条件
重复启动（Sr）条件可指示总线上数据方向的变化。当总线主设备正在写入多个IC设备并希望保持对总线的控制时，可以使用Sr。2
确认位（ACK）
确认位（ACK）是附加到任何8位数据字的第9位。ACK总是由接收设备生成。AD5383设备在接收地址或数据时通过在第九个时钟周期期间拉低SDA来生成ACK。监视ACK允许检测不成功的数据传输。如果接收设备正忙或发生系统故障，则会发生不成功的数据传输。如果数据传输不成功，总线主机应重新尝试通信。
AD5383 Slave
总线主设备通过发出先有7位从设备地址的启动条件来启动与从设备的通信。空闲时，AD5383等待启动条件，然后是从机地址。地址字的LSB是读/写（R/W）位。AD5383是一个仅接收设备；当与AD5383通信时，R/W=0。在接收到正确的地址10101（AD1）（AD0）之后，AD5383通过将SDA拉低一个时钟周期来发出ACK。
AD5383具有由AD1和AD0位确定的四个不同的用户可编程地址。
写操作
有三种特定模式可将数据写入AD5383 DAC。
4字节模式
当写入AD5383 DAC时，用户必须以地址字节（R/W=0）开头，在该字节之后，DAC确认已准备好通过拉低SDA来接收数据。地址字节后接指针字节；这表示要寻址的DAC中的特定通道，DAC也会对其进行确认。然后将两个字节的数据写入DAC，如图31所示。随后出现停止条件。这允许用户在任何时候更新AD5383内的单个信道，并且需要从主节点传输四个字节的数据。
3字节模式
在3字节模式下，用户可以在一个写入序列中更新多个信道，而无需每次写入设备地址字节。设备地址字节只需要一次；子序列通道更新需要指针字节和数据字节。在3字节模式下，用户从一个地址字节（R/W=0）开始，之后DAC确认它准备通过拉低SDA来接收数据。地址字节后接指针字节。这将寻址DAC中要寻址的特定信道，DAC也会对其进行确认。接下来是两个数据字节。REG1和REG0决定要更新的寄存器。
如果停止条件不在数据字节之后，则可以通过发送一个新的指针字节和数据字节来更新另一个通道。这种模式只需要发送三个字节来更新设备初始寻址后的任何通道，并减少了更新AD5383通道时的软件开销。任何时候都有一个停止状态退出这个模式。图32显示了一个典型的配置。
2字节模式
在2字节模式初始化之后，用户可以顺序更新信道。设备地址字节只需要一次，地址指针配置为自动递增或突发模式。
用户必须以地址字节（R/W=0）开头，在该字节之后，DAC确认它准备通过拉低SDA来接收数据。地址字节后面跟着一个特定的指针字节（0xFF），该字节启动突发操作模式。地址指针初始化为通道0，指针后面的数据加载到通道0，地址指针自动递增到下一个地址。
数据字节中的REG0和REG1位决定更新哪个寄存器。在这种模式下，初始化之后，只需要两个数据字节来更新通道。通道地址从地址0自动递增到通道31，然后返回正常的3字节操作模式。此模式允许将数据传输到一个块中的所有通道，并减少配置所有通道时的软件开销。任何时候都有一个停止状态退出这个模式。在2字节模式中不支持切换模式。图33显示了一个典型的配置。
并行接口
SE/PAR引脚必须绑低，以使并行接口和禁用串行接口。图7显示了并行写入的时序图。并行接口由CS、WR、REG0、REG1、A4到A0以及DB11到DB0管脚控制。
CS引脚
活动低设备选择引脚。
WR销
在WR的上升沿，在CS低的情况下，插脚A4到插脚A0上的地址被锁定；数据总线上的数据被加载到选定的输入寄存器中。
REG0，REG1引脚
REG0和REG1管脚确定写入AD5383的数据的目标寄存器。
插脚A4至A0
32个DAC信道中的每一个都可以单独寻址。
插脚DB11至DB0
AD5383接受从DB11到DB0的直接12位并行字，其中DB11是最高有效位，DB0是最低有效位。
微处理器接口
并行接口
AD5383可以连接到各种16位微控制器-控制器或数字信号处理器。图35显示了AD5383系列与通用16位微控制器/DSP处理器接口。这个处理器的较低地址线连接到AD5383上的A4。上面的地址行被解码成为AD5383提供CS、LDAC信号。快速接口AD5383的定时允许直接连接到微控制器和DSP，如图35所示。
AD5383至MC68HC11
MC68HC11上的串行外围接口（SPI）配置为主模式（MSTR=1）、时钟极性位（CPOL）=0和时钟相位位（CPHA）=1。SPI通过写入SPI控制寄存器（SPCR）进行配置-请参阅68HC11用户手册。68HC11的SCK驱动SCLK在AD5383中，MOSI输出驱动AD5383的串行数据线（DIN），MISO输入由DOUT驱动。这个同步信号来自端口线（PC7）。当数据是同步线被发送到AD5383，被取低（PC7）。显示在MOSI输出上的数据在SCK下降沿。从68HC11发送串行数据在8位字节中，只有8个下降的时钟边出现在传输周期中。
AD5383到PIC16C6x/7x
同步串行端口（SSP）被配置为时钟极性位为0的SPI主机。这是通过写入同步串行端口控制寄存器（SSPCON）来完成的。请参阅PIC16/17微控制器用户手册。在这个示例I/O中，端口RA1用于脉冲同步并启用AD5383的串行端口。该微控制器在每个串行传输操作期间仅传输8位数据；因此，根据模式，可能需要三个连续的读/写操作。图36显示了连接图。
AD5383到AD5383
需要与串行数据同步的时钟。因此，8051串行接口必须在模式0下操作。在这种模式下，串行数据通过RXD进入和退出，并且在TXD上输出移位时钟。图37显示了8051是如何连接到AD5383的。因为AD5383将移位时钟上升沿上的数据移出，并将数据锁定在下降沿上，所以移位时钟必须反转。AD5383要求其数据首先是MSB。因为8051首先输出LSB，所以发送例程必须考虑到这一点。
AD5383到ADSP-BF527
图38显示了AD5383和ADSP-BF527之间的串行接口。ADSP-BF527应设置为在运动传输交替帧模式下工作。ADSP-BF527 SPORT通过运动控制寄存器编程，应配置如下：内部时钟操作、主动低帧和16位字长。在启用运动后，通过将一个字写入Tx寄存器来启动传输。
应用程序信息
电源去耦
在任何精度很重要的电路中，仔细考虑电源和接地回路布局有助于确保额定性能。安装AD5383的印刷电路板的设计应使模拟和数字部分分开并限制在板的某些区域。如果AD5383处于多个设备需要AGND到DGND连接的系统中，则应仅在一个点进行连接，即在尽可能靠近设备的位置建立星形接地点。
对于带有多个管脚（AVDD、DVD）的电源，这些管脚应绑在一起。AD5383应具有充足的电源，每个电源上的0.1μF并联10μF，位置尽可能靠近封装，理想情况下正对着设备。10μF电容器为钽珠型。0.1μF电容器应具有低有效串联电阻（ESR）和有效串联电感（ESI），与提供高频低阻抗接地路径的普通陶瓷类型一样，以处理内部逻辑开关产生的瞬态电流。
AD5383的电源线应使用尽可能大的轨迹，以提供低阻抗路径，并减少故障对电源线的影响。时钟等快速开关信号应使用数字接地屏蔽，以避免将噪声辐射到电路板的其他部分，且不得在参考输入附近运行。在DIN线和SCLK线之间布线的地线将有助于减少它们之间的串扰（多层板上不需要这样做，因为将有一个单独的接地平面，但分开这些线将有助于降低串扰）。必须尽量减少车辆识别号和重新加注管路上的噪音。
避免数字和模拟信号交叉。板的相对侧上的痕迹应彼此成直角。这减少了通过电路板的馈通效应。到目前为止，微条技术是最好的，但双面板并不总是可行的。在这种技术中，电路板的组件侧专用于接地板，而信号线则放置在焊料侧。
电源顺序
要使AD5383正常工作，请先使用DVD，然后在DVD的同时或10毫秒内使用AVDD。该顺序确保通电复位电路将寄存器设置为其默认值，并将模拟输出保持在0 V，直到发生有效的写入操作。当AVDD不能在DVDD的10 ms内应用时，发出硬件重置。这将触发上电复位电路并加载默认寄存器值。在初始电源具有与第二电源相同或更低的电压的情况下，可以使用肖特基二极管临时供电，直到第二电源接通。表18列出了电源顺序和数据表推荐的二极管连接。或者，可以使用诸如ADP196的负载开关来延迟第一电源，直到第二电源接通。图41显示了使用ADP196的典型配置。在这种情况下，首先应用AVDD。该电压不会出现在AD5383的AVDD引脚，直到应用DVD并使EN引脚升高。结果是AVDD和DVDD同时应用于AD5383。
典型配置电路
图43显示了AD5383-5与外部引用一起使用时的典型配置。在所示电路中，所有a GND、SIGNAL-GND和DAC-GND引脚都连接到一个公共AGND。AGND和DGND在AD5383设备上连接在一起。通电时，AD5383默认为外部参考操作。所有AVDD线路连接在一起，由同一个5 V电源驱动。建议使用0.1μF陶瓷和10μF钽电容器在靠近装置的地方进行解耦。在该应用中，AD5383-5的参考是从ADR421或ADR431 2.5 V参考外部提供的。AD5383-3的适当外部参考包括ADR3412 1.2 V参考。应使用0.1μF电容器在装置的重新输出/重新输入引脚处断开基准。
图44显示了使用内部引用时的典型配置。通电时，AD5383默认为外部引用；因此，需要配置内部引用并通过写入AD5383控制寄存器来打开。控制寄存器位CR10允许用户选择参考值；位CR 8用于选择内部参考。建议在AVDD=5V时使用2.5V参考电压，在AVDD=3V时使用1.25V参考电压。
为了清楚起见，省略了数字连接。AD5383包含一个内部上电复位电路，具有10毫秒的通电时间。如果电源斜坡速率超过10毫秒，用户应在初始化过程中重置AD5383，以确保校准数据正确加载到设备中。
通道监视功能
AD5383包含通道监视器功能，该功能由通过接口寻址的多路复用器组成，允许将任何通道输出路由到此管脚，以便使用外部ADC进行监视。在将任何通道路由到MON U OUT之前，必须在控制寄存器中启用通道监视器功能。表16包含将任何信道路由到MON_OUT所需的解码信息。要三态MON U OUT，请选择通道地址63。图45显示了一个典型的监测电路，在一个6导SOT-23封装中使用了一个12位的合成孔径雷达ADC。控制器输出端口选择要监视的通道，输入端口从ADC读取转换后的数据。
切换模式功能
切换模式功能允许使用在两个DAC数据寄存器之间切换的LDAC控制信号生成输出信号。此函数使用SFR控制寄存器进行如下配置。用REG1=REG0=0和A4写入A0=01100指定控制寄存器写入。使用控制寄存器中的位CR3到位CR0，在八个通道组中启用切换模式功能。请参阅AD5383控制寄存器写入/读取部分。图46显示了切换模式实现的框图。AD5383上的32个DAC通道中的每一个都包含A和B数据寄存器。注意，B寄存器只能在启用切换模式时加载。为切换模式配置AD5383时的事件顺序为：
1、通过控制寄存器为所需通道启用切换模式。
2、将数据加载到寄存器。
3、将数据加载到B寄存器。
4、应用LDAC。
LDAC用于在A和B寄存器之间切换，以确定模拟输出。第一个LDAC配置输出以反映A寄存器中的数据。如果用户希望在所有32个通道的输出端产生方波，则该模式提供了显著的优势，因为可能需要驱动基于液晶的可变光衰减器。在这种情况下，用户写入控制寄存器，并通过将CR3设置为CR2=1来启用切换功能，从而启用四组八个用于切换模式操作。然后，用户必须将数据加载到所有32个A和B寄存器。切换LDAC设置输出值以反映A和B寄存器中的数据。LDAC的频率决定了方波输出的频率。
通过控制寄存器禁用切换模式。禁用切换模式后的第一个LDAC使用A寄存器中包含的数据更新输出。
热监测功能
AD5383具有温度关闭功能，以在多个输出短路时保护芯片。每个输出放大器的短路电流通常为40毫安。在5伏电压下操作AD5383，每个短路放大器的功耗为200兆瓦。当五个通道短路时，这相当于额外的瓦特功耗。对于100导联LQFP，θJA通常为44°C/W。
热监测器由用户通过控制寄存器中的CR6启用。如果胡模温度超过约130°C，AD583上的输出放大器自动断电。在发生热关断后，如果温度下降到130°C以下，或者通过登记席关闭热监控器功能，用户可以通过重新启动软功率来重新启用该部分。
光衰减器
基于其高信道计数、高分辨率、单调特性和高集成度，AD5383理想地用于动态增益均衡器、可变光衰减器（VOA）和光分插复用器（OADM）中的光衰减应用。在这些应用中，每个波长都是使用阵列波导单独提取的；它的功率是通过一个光电二极管来监测的-闭环控制系统中的ance放大器和ADC。AD5383控制每个波长的光衰减器，确保在复用到光纤上之前，所有波长的功率都是均衡的。这可以防止信息丢失和饱和在沿光纤的进一步放大阶段发生。
利用先进先出
AD5383 FIFO模式优化了需要更新大量通道的应用程序中的总系统更新速率。FIFO模式仅在选择并行接口模式时可用。FIFO EN引脚用于启用FIFO。在初始化过程中对FIFO EN的状态进行采样。因此，只能通过重置设备来更改FIFO状态。例如，在提供大气畸变抵消的望远镜中，需要在短时间内更新大量通道。在这样的系统需要在25至30微秒的范围内更新多达320个通道。320个通道需要使用10个AD5383s。在启用FIFO模式的情况下，数据写入周期为40 ns；因此，由32个通道组成的每组可以在1.28微秒的时间内完全加载。在FIFO模式下，一组完整的32个通道在11.5微秒内更新。更新所有320个通道所需的时间为11.5微秒+9×1.28微秒=23微秒。图48显示了FIFO操作方案。
外形尺寸
