FS6377点击型号即可查看芯片规格书
1.0主要功能
三个带可编程参考和反馈分配器的片上锁相环
四个独立可编程mux和后分频器
I2类C8482;总线串行接口
所有PLL和输出时钟驱动器的可编程断电
一个PLL和两个mux/后分频器组合可通过SEL_CD输入进行修改
板测试的三态输出
5V至3.3V操作
接受5MHz至27MHz晶体谐振器
提供商业和工业温度范围
2.0概述
FS6377是一种CMOS时钟产生器集成电路，设计用于在各种电子系统中最小化成本和元件数量。三个。C-可编程锁相环（PLLs）为四个可编程mux和后分频器提供了高度的灵活性。
3.0功能块描述
3.1锁相环（PLL）
三个片上pll中的每一个都是标准的锁相环和频率锁定环结构，它将参考频率乘以以整数比表示的期望频率。这个倍频是精确的。如图所示，每个锁相环由参考分压器、相频检测器（PFD）、电荷泵、内环组成滤波器、压控振荡器（VCO）和反馈分配器。在操作期间，由车载晶体振荡器产生的参考频率（fREF）首先被参考分配器降低。除法器值称为“模数”，表示为参考除法器的NR。然后将分割的参考输入PFD。PFD通过电荷泵和环路滤波器控制VCO（fVCO）的频率。VCO提供高速、低噪音，用于锁相环的连续可变频率时钟源。VCO的输出通过反馈分配器反馈给PFD（模量用NF表示）闭合回路。PFD将驱动VCO频率上升或下降，直到分割的参考频率和分割的VCO频率出现在PFD的输入是相等的。参考频率和VCO频率之间的输入/输出关系为：
3.1.1条。参考分压器
参考分压器是为低相位抖动而设计的。分频器接收参考振荡器的输出，并向PFD提供分频下降频率。参考除法器是一个8位除法器，可编程为1到255之间的任何模数编程等价的二进制值。还可以通过将8位编程到00h来实现除以256。
3.1.2条。反馈分配器
反馈分频器基于双模预分频技术。该技术允许与完全可编程反馈分频器，同时仍允许可编程部分以低速运行。高速预分频器（也称为预分频器），由于VCO的速度很高，所以放置在VCO和可编程反馈分频器之间可以操作。双模技术确保VCO在任何速度下都能可靠运行，并降低了分压器的功耗。
FS6377
例如，在反馈分配器中可以使用8的固定除法。不幸的是，除以8会限制整个反馈除法器的模数为8的倍数。这种限制将限制PLL在不使参考和反馈分频器值都相对较大的情况下实现所需输入频率与输出频率比的能力。较大的反馈模数意味着VCO的分频相对较低，需要较宽的环路带宽来允许较低的频率。调谐到高频的窄环带宽对于最小化抖动至关重要；因此，分频器模块应始终尽量小。要了解操作，请参阅图4。M计数器（模数始终等于M）与双模数级联预分频器。A计数器控制预分频器的模数。如果在A计数器中编程的值为A，则预分频器将为设置为除以N+1作为预分频器输出。此后，预分频器除以N，直到M计数器输出重置A计数器，并且循环又开始了。注意N=8，A和M是二进制数。假设A计数器编程为零。预分频器的模数始终固定在N；并且反馈分配器变为MxN。接下来，假设A计数器编程为1。这导致预分频器切换到除以N+1作为其第一个分频循环，然后恢复为除以N。实际上，a计数器在反馈分配器。总模量现在被认为等于MxN+1。这个例子可以扩展到显示反馈分配器模数等于MxN+A，其中A<M。
3.1.3条。反馈除法器编程
为了正确操作反馈分配器，A计数器必须仅针对小于或等于Mcounter的值进行编程。因此，并非56以下的所有除法器模块都可用。除法器值的选择如表2所示。在模数56以上，反馈分配器可以编程为2047以内的任何值。
3.2分压器后Mux
如图所示，每个后分频器级前面的输入mux可以从PLL频率或参考信号中选择频率。频率选择通过I2完成C-总线。四个mux中的两个mux（图2中的mux C和D）上的输入频率可以改变，而无需通过逻辑级输入重新编程在SEL_CD管脚上。
3.3立柱分隔器
后除法器执行几个有用的功能。首先，它允许VCO在较窄的速度范围内运行设备需要产生的输出时钟速度的变化。其次，它将基本的PLL方程改为
其中NF、NR和NP分别是反馈、参考和后除模块，fCLK和fREF是输出和参考频率振荡器。分母中的额外整数使许多应用程序的循环编程更加灵活频率必须精确达到的地方。四个后分割器mux（图2中的后分割器C和D）中的两个上的模数可以在不重新编程的情况下通过选择CD引脚上的逻辑电平。
4.0设备操作
FS6377在所有内部寄存器清除为零的情况下通电，将晶体频率传送到所有输出。为了进行手术，寄存器必须按最高有效位（MSB）到最低有效位（LSB）的顺序加载。FS6377的寄存器映射是如表3和I2所示C总线编程信息详见第5.0节。参考、反馈和后分割器的控制详见表5。选择这些分压器直接控制VCO的速度会跑的。最大VCO速度记录在表13。
4.1选择CD输入
SEL_C D pin提供了一种无需重新编程即可改变PLL C、muxes C和D以及后分频器C和D的操作的方法装置。根据表3，SEL_CD pin上的逻辑低选择带有“C1”或“D1”符号的控制位。高度的逻辑根据表3，选择带有“C2”或“D2”符号的控制位。请注意，使用SEL_CD pin在两个运行频率之间切换可能会在输出中产生故障，特别是在后分频器被改变的情况下。
4.2断电和输出启用
PD引脚上的高电平逻辑仅使FS6377中具有各自断电控制位的部分断电启用。注意，PD销有一个内部上拉。当后置分配器断电时，相关输出驱动器被强制降低。当所有pll和post divider断电时晶体振荡器也断电。心销被压得很低，而XOUT销被拉得很高。OE管脚上的逻辑低电平使所有输出时钟三态。请注意，此销具有内部上拉功能。
4.3振荡器超速驱动
对于提供外部基准时钟（不需要晶体振荡器）的应用，基准时钟应为连接到XOUT和XIN时应保持未连接（浮动）。为了获得最佳效果，请确保参考时钟信号尽可能无抖动，能够以快速上升和下降时间驱动40pF负载，以及可以左右摇摆。如果基准时钟不是轨对轨信号，则基准必须通过0.01μF或0.1μF电容器与XOUT进行交流耦合。一个驱动内部差分振荡器缓冲器需要最小1V峰间信号。5.0平方英寸C总线控制接口该设备是一个读/写从设备，满足所有飞利浦I2除“一般呼叫”外的C总线规范。总线必须受到控制由产生串行时钟SCL的主设备控制总线访问并产生启动和停止条件，而这个装置像奴隶一样工作。主设备和从设备都可以作为发射机或接收机工作，但是主设备决定哪种模式被激活。将数据发送到总线上的设备被定义为发送器，接收数据的设备被定义为接收器。
本文所述的C总线逻辑电平基于电源（VDD）的百分比。逻辑1对应于VDD，而逻辑零对应于地（VSS）。
5.1总线条件总线上的数据传输只能在总线不忙时启动。在数据传输过程中，数据线（SDA）必须保持稳定每当时钟线（SCL）高时。当时钟线高时，数据线的变化将被设备解释为开始或停止状态。以下总线条件由I2定义C总线协议。5.1.1条。不忙数据线（SDA）和时钟线（SLC）都保持高位，以指示总线不忙。5.1.2条。开始数据传输当SCL输入为高时，SDA线从高到低的转换表示启动条件。设备的所有命令必须是在开始条件之前。5.1.3条。停止数据传输当SCL保持在高位时，SDA线从低到高的转换表示停止状态。设备的所有命令必须是然后是停止状态。5.1.4条。数据有效如果SDA线在启动后SCL线的高时段内保持稳定，则SDA线的状态表示有效数据条件发生。SDA线路上的数据只能在SCL信号的低周期内更改。每个有一个时钟脉冲数据位。每个数据传输都由启动条件启动，并由停止条件终止。传输的数据字节数启动和停止之间的条件由主设备决定，并且可以无限期地继续。但是，数据是在前16个字节之后覆盖到设备将以第一种、第一种覆盖方式溢出到第一个寄存器，然后是第二个寄存器，依此类推。
5.1.5条。承认当寻址时，接收设备需要在接收到每个字节后生成应答。主设备必须生成一个额外的时钟脉冲以与确认位一致。确认设备必须在主确认时钟脉冲的高周期。必须考虑设置和保持时间。主机必须通过在最后一个已读字节（按时钟）上不生成确认位来向从机发送数据结束信号离开奴隶。在这种情况下，从机必须保持SDA行高，以便主机生成停止条件。5.2二C-总线操作所有可编程寄存器都可以通过双向双线数字接口随机或顺序访问。装置接受以下I2C总线命令。5.2.1条。从机地址在生成启动条件之后，总线主机广播一个7位从机地址，后跟一个R/W位。的地址设备是：
其中X由ADDR pin的逻辑级别控制。变量ADDR位允许两个不同的设备存在于同一总线上。注意I2上的每个设备C总线必须具有唯一的避免总线冲突的地址。默认地址通过ADDR pin上的上拉将A2设置为1。5.2.2条。随机寄存器写入过程随机写入操作允许主机直接写入任何寄存器。要启动写过程，发送的R/W位之后七位设备地址是逻辑低。这向寻址从设备指示寄存器地址将在从设备确认其设备地址。寄存器地址写入从机的地址指针。跟随从机确认，允许主机将八位数据写入地址寄存器。返回最终确认由设备和主机生成停止条件。如果在寄存器写入过程中出现停止或重复启动条件，则忽略已传输的数据。5.2.3条。随机寄存器读取过程随机读取操作允许主机直接从任何寄存器读取数据。要执行读取过程，R/W位是在七位地址之后传输的是逻辑低，如在寄存器写入过程中。这向寻址从设备指示从设备确认其设备地址后，寄存器地址将跟随。然后将寄存器地址写入从机地址指针。在从机确认后，主机生成一个重复的启动条件。重复的开始会终止写入过程，但直到设置了从设备的地址指针。然后重新发送从地址，这次将R/W位设置为逻辑高，向从机指示数据将被读取。从机将确认设备地址，然后发送8位一言为定。主机不确认传输，但确实生成停止条件。5.2.4条。顺序寄存器写入过程顺序写入操作允许主机按顺序写入每个寄存器。寄存器指针在每个字。如果必须写入多个寄存器，则此过程比随机寄存器写入更有效。为了启动写入过程，在七位设备地址之后发送的R/W位是逻辑低的。
