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AD9985A点击型号即可查看芯片规格书
特征
可变模拟输入带宽控制；可变SOGIN带宽控制；自动夹紧水平调整；140 MSPS最大转化率；300兆赫模拟带宽；0.5 V至1.0 V模拟输入范围；110msps时500 ps p-p PLL时钟抖动；3.3V电源；完全同步处理；可选输入滤波；热插拔同步检测；中刻度夹紧；断电模式；低功率：典型500兆瓦；4:2:2输出格式模式。
应用
RGB图形处理；液晶显示器和投影仪；等离子显示屏；扫描转换器；微型显示器；数字电视。
一般说明
AD9985A是一个完整的8位140 MSPS单片为捕捉RGB图形信号而优化的模拟接口从个人电脑和工作站。140毫秒每秒编码速率能力和300的全功率模拟带宽MHz支持高达SXGA的分辨率（75 Hz时为1280×1024）。AD9985A包括一个140兆赫的内部三重ADC1.25伏参考电压、锁相环和可编程增益、偏移和夹紧控制。用户仅提供3.3V电源，模拟输入，水平同步（Hsync）和滑行信号。三态CMOS输出可以从2.5v供电到3.3v。
AD9985A的片内PLL从Hsync输入。像素时钟输出频率范围为12兆赫到140兆赫。PLL时钟抖动为500ps p-p，典型值为140msps。
当出现滑行信号时，锁相环保持其没有Hsync时的输出频率。取样阶段提供调整。数据、同步和时钟输出相位保持关系。AD9985A还提供完全同步正在处理绿色应用程序上的复合同步和同步。钳位信号在内部产生，或由用户通过夹钳输入引脚。这个接口是完全的可通过2线串行接口编程。
AD9985A采用先进的CMOS工艺制造采用节省空间的80引线LQFP表面安装无铅塑料包装，并规定超过-40°C至+85°C温度范围。
设计指南
一般说明
AD9985A是一个完全集成的解决方案，用于捕获模拟RGB信号并将其数字化，以便在平板显示器或投影仪上显示。该电路非常适合为高清晰度电视显示器或高性能视频扫描转换器提供计算机接口。在高性能CMOS工艺中实现，接口可以捕获像素速率高达110mhz的信号。
AD9985A包括所有必要的输入缓冲、信号直流恢复（钳位）、偏移和增益（亮度和对比度）调整、像素时钟生成、采样相位控制和输出数据格式化。所有控制都可以通过2线串行接口编程。这些敏感模拟功能的完全集成使得系统设计简单明了，对物理和电气环境的敏感度较低。
该装置的典型功耗仅为500兆瓦，工作温度范围为0°C至70°C（AD9985ABST为-40°C至+85°C），无需特别考虑环境因素。
数字输入
AD9985A上的所有数字输入工作到3.3V CMOS电平。然而，所有的数字输入都是5V的。对它们施加5伏电压不会造成任何损坏。
输入信号处理
AD9985A有一个高阻抗模拟输入引脚，分别用于红色、绿色和蓝色通道。它们可容纳0.5 V至1.0 V p-p的信号。
信号通常通过DVI-I连接器、15针D连接器或BNC连接器带到接口板上。AD9985A应尽可能靠近输入接头。信号应通过匹配的阻抗轨迹（通常为75Ω）路由到IC输入引脚。此时，信号应电阻端接（75Ω至信号接地回路），并通过47个nF电容器电容耦合至AD9985A输入端。这些电容器构成直流恢复电路的一部分。
当阻抗完全匹配时，可以在尽可能宽的信号带宽下获得最佳性能。AD9985A（300 MHz）的超宽带输入可以在输入信号从一个像素级移动到下一个像素级时连续跟踪该信号，并在长时间的平坦像素时间内对该像素进行数字化。然而，在许多系统中，存在不匹配、反射和噪声，这可能导致输入波形的过度振铃和失真。这使得建立提供良好图像质量的采样阶段变得更加困难。结果表明，与输入串联的小电感可以有效地在较宽的条件范围内略微降低输入带宽并提供高质量的信号。在图3的电路中使用Fair-Rite#2508051217Z0高速信号芯片磁珠感应器，在大多数应用中产生了良好的效果。
HSYNC，VSYNC输入
该接口还采用一个水平同步信号，用于产生像素时钟和钳位定时。这可以是直接来自图形源的同步信号，也可以是经过预处理的TTL或CMOS电平信号。
Hsync输入包括一个Schmitt触发缓冲器，用于抗噪声和长上升时间信号。在典型的基于PC的图形系统中，同步信号只是TTL级驱动程序，在监视器电缆中提供非屏蔽线。因此，无需终止。
串行控制端口
串行控制端口设计用于3.3V逻辑。如果有的话总线上的5V驱动器，这些引脚应使用150Ω系列电阻器进行保护，这些电阻器放置在上拉电阻器和输入引脚之间。
输出信号处理
数字输出被设计和指定为从3.3V电源（VDD）运行。它们还可以与低至2.5v的V as一起工作，以与其他2.5v逻辑兼容。
夹紧
RGB夹紧
为了正确地数字化输入信号，必须调整输入的直流偏移以适应车载adc的范围。大多数图形系统在地面产生黑色的RGB信号，在大约0.75 V处产生白色。然而，如果同步信号被嵌入到图形中，同步提示常常在地上，黑色在300毫伏，而白色是大约1 V。一些常见的RGB线放大器盒使用射极跟随器缓冲器来分离信号并增加驱动能力。这将向信号引入700 mV的直流偏移量，必须将其移除，以便AD9985A正确捕获。
夹紧的关键是在已知图形系统产生黑色时识别信号的一部分（时间）。然后引入偏移量，使得adc在存在已知的黑色输入时产生黑色输出（代码0x00）。然后，当处理其他信号电平时，偏移保持在原位，并且整个信号被移位以消除偏移误差。
在大多数PC图形系统中，黑色在活动视频线之间传输。使用CRT显示器，当电子束在屏幕上（在右侧）完成水平线的写入时，电子束迅速偏转到屏幕的左侧（称为水平回程），并且提供黑色信号以防止电子束干扰图像。
在具有嵌入式同步的系统中，会短暂地产生比黑信号（Hsync）更黑的信号，向CRT发出开始回溯的信号。由于明显的原因，避免夹持Hsync的尖端是很重要的。幸运的是，在Hsync（称为back-porch）之后，实际上总会有一段时间提供一个好的黑色参考。此时应执行夹紧。
只需在适当的时间（外部夹=1）使用夹销即可确定夹持正时。该信号的极性由钳位极性设定。
一种更简单的夹紧正时方法使用AD9985A内部夹紧正时发生器。钳制放置寄存器是用在钳制开始之前Hsync后缘之后应该经过的像素次数进行编程的。第二个寄存器（钳位持续时间）设置钳位的持续时间。这些都是8位的值，这提供了相当大的灵活性钳位生成。钳位定时参考Hsync的后缘，因为尽管Hsync持续时间变化很大，但后廊（黑色参考）始终跟随Hsync。建立箝位的一个好的起点是将箝位设置为0x09（提供9个像素周期供图形信号在同步后稳定），并将箝位持续时间设置为0x14（提供20个像素周期以重新建立黑色参考）。
夹紧是通过在外部输入耦合电容器上放置适当的电荷来完成的。这个电容器的值会影响钳位器的性能。如果太小，则在水平线时间（夹持间隔之间）内有显著的振幅变化。如果电容器过大，则钳位器从输入信号偏移量的大变化中恢复需要过长的时间。推荐值（47nf）导致在60hz SXGA信号上从100 mV的阶跃误差恢复到10行的1/2 LSB内，钳位持续时间为20像素周期。
YUV夹紧
YUV图形信号与RGB信号略有不同，因为dc参考电平（RGB信号中的黑色电平）可以位于图形信号的中点，而不是底部。对于这些信号，可能需要钳制到ADC范围（0x80）的中刻度范围，而不是ADC转换器范围（0x00）的底部。
通过在串行总线寄存器中设置钳位选择位，可以将钳位设置到中刻度而不是接地。三个转换器中的每一个都有自己的选择位，因此它们可以独立地钳制在中尺度或地面上。这些位位于寄存器0x10中，位[2:0]。每个ADC钳制到的中刻度参考电压由中控电压引脚（引脚37）提供。即使不需要中刻度夹紧，也应使用0.1μF电容器将该引脚旁路接地。
增益和偏移控制
AD9985A可容纳输入信号，输入范围为0.5 V至1.0 V满标度。满标度范围设置在三个8位寄存器中（红色增益、绿色增益和蓝色增益）。请注意，增加增益设置会导致图像的对比度降低。
偏移控制移动整个输入范围，导致图像亮度变化。三个7位寄存器（红色偏移、绿色偏移、蓝色偏移）为每个通道提供独立设置。偏移控制提供±63 LSB的调整范围。该范围与满标度范围相连，因此，如果输入范围加倍（从0.5 V到1.0 V），偏移步长也加倍（从2 mV/步到4 mV/步）。
图4显示了增益和偏移控制的交互作用。偏移调整中LSB的大小与满标度范围成比例，因此更改满标度范围也会更改偏移。如果偏移设置接近中刻度，则更改最小。更改偏移量时，满标度范围不受影响，但满标度级别的偏移量与零标度级别的偏移量相同。
自动偏移
除了手动偏移调整模式（通过寄存器0x0B至0x0D），AD9985A还包括自动校准每个通道偏移的电路。通过在输入信号的后廊期间监视每个ADC的输出，AD9985A可以自我调整以消除其自身ADC信道中的任何偏移误差，以及传入图形或视频信号中存在的任何偏移误差。
要激活自动偏移模式，请将寄存器0x1D的位7设置为1。接下来，必须对目标代码寄存器（0x19到0x1B）进行编程。编程到目标代码寄存器中的值应为AD9985A在后廊参考时间内所需的输出代码。例如，对于RGB信号，所有三个寄存器通常编程为代码1，而对于Y Pb Pr信号，绿色（Y）通道通常编程为代码1，蓝色和红色通道（Pb和Pr）通常设置为128。可以设置1到254之间的任何目标代码值，尽管AD9985A的偏移范围可能无法达到每个值。在地面夹紧时，预期目标代码值的范围为（但不限于）1到40，在中刻度夹紧时，预期目标代码值的范围为90到170。
为每个通道编程目标代码的能力给用户很大的自由度和灵活性。而在大多数情况下，所有信道设置为1或128，选择其他值的灵活性允许在通道之间插入有意的偏斜。它还允许ADC范围倾斜，以便可以数字化正常范围以外的电压。例如，将目标代码设置为40允许对通常低于黑色级别的同步提示进行数字化和评估。
最后，在自动偏移模式下，手动偏移寄存器（0x0B到0x0D）具有新功能。这些寄存器中的值以数字方式添加到ADC输出的值中。这样做的目的是匹配手动补偿调整的优点。调整这些寄存器是进行亮度调整的简单方法。虽然这种方法会丢失一些信号范围，但它已被证明是一种非常流行的函数。为了能够增加和减少亮度，在这种模式下，这些寄存器中的值是有符号的两个补码。数字加法器仅在自动偏移模式下使用。尽管不能禁用它，但将偏移寄存器设置为所有0会通过始终添加0来有效地禁用它。
绿色同步
绿色同步输入分两步操作。首先，它设置了一个负峰值检测器的基线钳位电平。其次，它将同步触发电平设置为负峰值以上的可编程电平（通常为150毫伏）。绿色同步输入必须通过自己的电容器与绿色模拟输入进行交流耦合，如图5所示。电容器的值必须为1 nF±20%。如果未使用绿色同步，则不需要此连接。绿色同步信号总是负极性的。
时钟产生
锁相环（PLL）用于产生像素时钟。在该锁相环中，Hsync输入提供参考频率。压控振荡器（VCO）产生更高的像素时钟频率。该像素时钟被PLL除法值（寄存器0x01和寄存器0x02）除以，并与Hsync输入相比较。任何错误都被用来转移VCO频率并保持两个信号之间的锁定。
这个时钟的稳定性是提供最清晰和最稳定图像的一个非常重要的因素。在每个像素时间内，存在信号从旧像素振幅旋转并在其新值处稳定的时段。然后，当输入电压稳定时，信号必须转换为新值（图6）。回转时间与稳定时间之比是图形DAC带宽和传输系统带宽（电缆和终端）的函数。它也是整体像素率的函数。显然，如果系统的动态特性保持不变，回转和稳定时间也同样是固定的。必须从总像素周期中减去此时间，以保留稳定周期。在较高的像素频率下，总周期时间较短，稳定像素时间也较短。
时钟中的任何抖动都会降低确定采样时间的精度，还必须从稳定像素时间中减去。在AD9985A的时钟产生电路的设计中，为了使抖动最小化，已经采取了相当谨慎的措施。如图7所示，在所有工作模式下，AD9985A的时钟抖动小于总像素时间的5%，使得有效采样时间的减少可忽略不计。
锁相环特性由环路滤波器设计、锁相环电荷泵电流和VCO范围设置决定。环路滤波器的设计如图8所示。表9列出了VESA标准显示模式的VCO范围和电荷泵电流的建议设置。
提供四个可编程寄存器以优化PLL的性能。
12位除数寄存器
输入的Hsync频率范围从15khz到110khz。PLL将Hsync信号的频率相乘，产生12mhz到110mhz范围内的像素时钟频率。除数寄存器控制精确的乘法因子。此寄存器可以设置为221到4095之间的任何值。（实际使用的分割比是编程的分割比加1。）
2位VCO范围寄存器
为了提高AD9985A的噪声性能，将VCO的工作频率范围划分为三个重叠区域。VCO范围寄存器设置此工作范围。表6显示了最低和最高区域的频率范围。
3位电荷泵电流寄存器
该寄存器允许驱动低通环路滤波器的电流变化。表7列出了可能的电流值。
5位相位调整寄存器
所生成的采样时钟的相位可以偏移以在时钟周期内定位最佳采样点。相位调整寄存器提供32个移相步骤，每个步骤11.25°。具有相同相移的Hsync信号可通过HSOUT引脚获得。
COAST pin用于允许PLL在没有输入Hsync信号的情况下或在Hsync中的干扰（例如均衡脉冲）期间以相同的频率继续运行。这可以在垂直同步期间或Hsync信号不可用的任何其他时间使用。通过海岸极性寄存器设置海岸信号的极性。此外，Hsync信号的极性通过Hsync极性寄存器设置。如果不使用自动极性检测，则应将Hsync和Coast极性位设置为与输入信号的各自极性相匹配。
电源管理
AD9985A使用活动检测电路、串行总线中的活动接口位、活动接口超控位和断电位来确定正确的电源状态。三种电源状态分别为全功率、寻道模式和断电。表8总结了AD9985A如何确定在这些模式中的每一种模式中应处于哪个电源模式以及哪个电路通电/断电。断电命令优先于自动电路。
时机
本节中的时序图显示了AD9985A的操作。
产生输出数据时钟信号，使得其上升沿总是在数据转换之间发生，并且可用于外部锁定输出数据。
在有效数据可用之前，必须刷新AD9985A中的管道。这意味着在有效数据可用之前会显示四个数据集。
同步定时
在AD9985A中处理Hsync，以消除相对于相位延迟像素时钟和数据的前缘定时的模糊性。
Hsync输入用作生成像素采样时钟的参考。可以通过相位调整寄存器（以优化像素采样时间）以32个步骤通过完整的360°来调整相对于Hsync的采样相位。显示系统使用Hsync来对齐内存和显示写入周期；因此，在Hsync输出（HSOUT）和数据时钟（DATACK）之间保持稳定的时序关系非常重要。
在AD9985A中，水平同步会发生三种情况：首先，确定了Hsync输入的极性，因此具有已知的输出极性。已知输出极性可编程为高激活或低激活（寄存器0x0E，位5）。其次，HSOUT与数据包和数据输出对齐。第三，HSOUT（像素时钟）的持续时间通过寄存器0x07设置。HSOUT是应该用来驱动显示系统其余部分的同步信号。
滑行时间
在大多数计算机系统中，Hsync信号是通过一根专用线连续提供的。在这些系统中，滑行输入和功能是不必要的，不应使用，引脚应永久连接到非活动状态。
然而，在某些系统中，Hsync在垂直同步期间（Vsync）受到干扰。在某些情况下，Hsync脉冲消失。在其他系统中，例如那些使用复合同步（Csync）信号或嵌入绿色同步（SOG）的系统中，Hsync在Vsync期间包括均衡脉冲或其他失真。为了避免在Vsync期间扰乱时钟生成器，忽略这些失真是很重要的。如果像素时钟PLL检测到无关脉冲，它会尝试锁定到这个新频率，并在Vsync周期结束时改变频率。然后，需要几行正确的Hsync定时才能在新帧开始时恢复，从而导致显示器顶部的图像撕裂。
提供海岸输入以消除此问题。它是一个异步输入，禁用PLL输入，并允许时钟在其当时的频率自由运行。锁相环可以自由运行几条线路，而无明显的频率漂移。
2线串行寄存器映射
AD9985A由一组决定操作模式的寄存器初始化和控制。外部控制器用于通过双线串行接口端口写入和读取控制寄存器。
二线串行控制寄存器详细芯片识别
00 7–0芯片修订版
表示硅版本的8位寄存器。
分频器控制
01 7–0 PLL除以比MSBs
12位PLL除比PLLDIV的8个最高有效位。（操作分流比为PLLDIV+1。）
PLL从输入的Hsync信号导出主时钟。然后，主时钟频率除以整数值，使得输出被锁定到Hsync。该PLLDIV值确定每行的像素次数（像素加上水平消隐开销）。这通常比显示中的活动像素数多20%到30%。
PLL除法器的12位值支持从2到4095的除法比。该寄存器中加载的值越高，相对于固定的Hsync频率，得到的时钟频率就越高。
VESA已经建立了一些标准的定时规范，帮助确定PLLDIV的值作为水平和垂直显示分辨率和帧速率的函数（表8）。
然而，许多计算机系统不符合。准确地说，这些数字只应作为指导。显示系统制造商应提供自动或手动优化PLLDIV的方法。设置不正确的PLLDIV通常会在显示屏上产生一个或多个垂直噪声条。误差越大，产生的钢筋数量就越多。
PLLDIV的加电默认值为1693（PLLDIVM=0x69，PLLDIVL=0xDx）。
AD9985A仅在更改LSB时更新全除法比。单独写入MSB不会触发更新。
02 7–4 PLL分割比lsb
12位PLL除比PLLDIV的4个最低有效位。操作分流比为PLLDIV+1。
PLLDIV的加电默认值为1693（PLLDIVM=0x69，PLLDIVL=0xDx）。这个AD9985A仅在写入此寄存器时更新全除法比。
时钟发生器控制
03 7–6 VCO范围选择
确定时钟发生器工作范围的两位。
VCORNGE必须设置为与期望工作频率（输入像素速率）。
锁相环在高的抖动下提供最佳的抖动性能频率。由于这个原因，为了输出低像素速率并且仍然获得良好的抖动性能，PLL实际上以更高的频率工作，但是随后将时钟速率除以。表11显示了每个VCO范围设置的像素速率。PLL输出除数由VCO范围设置自动选择。
03 5–3电流充电泵电流
在时钟发生器中建立驱动环路滤波器的电流的三位。必须将电流设置为与所需工作频率（输入像素速率）相对应。
04 7–3时钟相位调整
一个5位的值，在一个像素时间内32步调整采样相位。每一步代表取样阶段的11.25°位移。
通电默认值为16。
夹紧正时
05 7–0夹具放置
一种8位寄存器，用于设置内部产生的钳位器的位置。
当钳位功能（寄存器0x0F，位7）=0时，a钳位信号是在内部产生的，在钳位所确定的位置和钳位持续时间所设定的持续时间内产生。在Hsync的后缘之后开始钳制（钳制放置）像素周期。夹钳位置可以编程为1到255之间的任意值。
钳位应该放置在输入信号呈现稳定的黑电平基准的时间段内，通常是Hsync和图像之间的后廊周期。
当钳位函数=1时，忽略该寄存器。
06 7–0夹紧持续时间
一种8位寄存器，用于设置内部产生的钳位的持续时间。
为了获得最佳结果，应将钳位持续时间设置为包括Hsync信号后缘之后的大部分黑色参考信号时间。夹紧时间不足会在屏幕顶部产生亮度变化，并从平均图像级别（APL）或亮度的大变化中缓慢恢复。
当钳位函数=1时，忽略该寄存器。
同步脉冲宽度
07 7–0 Hsync输出脉冲宽度
一种8位寄存器，用于设置Hsync输出脉冲的持续时间。
Hsync输出的前沿由内部产生的相位调整PLL反馈时钟触发。然后，AD9985A计算与该寄存器中的值相等的像素时钟数。这会触发Hsync输出的后缘，该输出也是相位调整的。
输入增益
08 7–0红色通道增益调整（红色增益）
设置红色通道增益的8位字。AD9985A可容纳满标度范围在0.5 V和1.0 V p-p之间的输入信号。将REDGAIN设置为255对应于1.0 V输入范围。红色增益为0表示0.5 V输入范围。增加红增益会导致图像的对比度降低（输入信号使用的可用转换器代码更少）。见图4。
09 7–0绿色通道增益调整（绿色增益）
设置绿色通道增益的8位字。见红增益（08）。
0A 7–0蓝色通道增益调整（蓝色增益）
设置蓝色通道增益的8位字。见红增益（08）。
输入偏移量
0B 7–1红色通道偏移调整
这个偏移寄存器和后面的寄存器有两种操作模式。一种模式是自动偏移功能关闭时（手动模式），另一种模式是自动偏移打开时。
当处于手动偏移调整模式（自动偏移关闭）时，该寄存器的行为与AD9883A完全相同。它是一个7位偏移二进制字，用于设置红色通道的直流偏移。一个偏移调整的LSB等于ADC偏移中的一个LSB变化。因此，偏移调整的绝对大小随信道增益的变化而变化。标称设置为63会导致通道名义上将后廊（在夹紧间隔期间）夹紧至代码00。偏移量设置为127将导致信道箝位到ADC的代码64。偏移设置为0卡箍到代码–63（偏离范围底部）。增大“红色偏移”的值会降低通道的亮度。
当处于自动偏移模式时，此寄存器中的值将数字添加到红色通道ADC输出中。这样做的目的是使操作与手动偏移调整相匹配。调整这些寄存器是进行亮度调整的简单方法。
虽然这种方法会丢失一些信号范围，但它已被证明是一种非常流行的函数。为了能够增加和减少亮度，在这种模式下，这些寄存器中的值是有符号的两个补码（与手动模式相比，这种寄存器中的值是二进制的）。数字加法器仅在自动偏移模式下使用。尽管不能禁用，但将此寄存器设置为所有0会通过始终添加0来有效地禁用它。
0C 07–1绿色通道偏移调整
此寄存器的工作方式与红色通道偏移调整寄存器（0x0B）完全相同，只是它用于绿色通道。
0D 7–1蓝色通道偏移调整
此寄存器的工作方式与红色通道偏移调整寄存器（0x0B）完全相同，只是它用于蓝色通道。
模式控制1
0E 7 Hsync输入极性超控
该寄存器用于覆盖内部电路，该电路确定进入锁相环的Hsync信号的极性。
Hsync极性覆盖的默认值是0（极性由芯片决定）。
0E 6 HSPOL Hsync输入极性
必须设置的一个位，用于指示应用于PLL Hsync输入的Hsync信号的极性。
激活低表示Hsync脉冲的前沿是负的。所有的计时都基于Hsync的前沿，即下降沿。上升沿没有影响。
主动高是从传统的Hsync倒转过来的，有一个正向的脉冲。这意味着计时是基于Hsync的前沿，现在是上升沿。
如果该位设置不正确，设备将运行，但由钳位放置（寄存器0x05）建立的内部生成的钳位未按预期放置，这可能会产生钳位错误。
0E 5同步输出极性
该位决定Hsync输出和SOG输出的极性。表15显示了这个选项的效果。SYNC表示同步脉冲的逻辑状态。
0E 4活动Hsync覆盖
此位用于覆盖自动Hsync选择。要重写，请将该位设置为逻辑1。重写时，活动的Hsync通过该寄存器中的位3设置。
0E 3活动Hsync选择
此位在两种情况下使用。它用于在设置覆盖位（位4）时选择活动的Hsync。或者，它用于在不重写时确定活动的Hsync，但同时检测到两个Hsync。
0E 2 Vsync输出反转
该位反转Vsync输出的极性表18显示了该选项的效果。
0E 1个活动的Vsync覆盖
此位用于覆盖自动Vsync选择。要重写，请将该位设置为逻辑1。重写时，活动接口通过该寄存器中的位0设置。
0E 0活动Vsync选择
此位用于在设置重写位（位1）时选择活动的Vsync。
OF 7钳位输入信号源
该位决定了钳位定时的来源。
结果
内部生成的钳位信号（默认通电），外部提供的钳位信号。
0启用由钳位和钳位持续时间控制的钳位定时电路。夹持位置和持续时间从Hsync的前缘开始计算。
A 1启用外部夹紧输入引脚。当钳位信号激活时，三个通道被钳位。钳位的极性由钳位极性位（寄存器0x0F，位6）确定。
0F 6钳位输入信号极性
该位确定外部提供的钳位信号的极性。
逻辑1是指当箝位低时电路箝位，当箝位高时电路将信号传递给ADC。
逻辑0表示当箝位高时电路箝位，当箝位低时电路将信号传递给ADC。
0F 5海岸选择
此位用于选择活动海岸源。可选择COAST输入引脚或Vsync。如果选择了Vsync，则需要做出使用Vsync输入管脚或同步分离器输出的附加决定（寄存器0x0E，位1，0）。
0F 4滑行输入极性超驰
该寄存器用于覆盖确定进入锁相环的海岸信号极性的内部电路。
0F 3滑行输入极性
该位表示应用于PLL Coast输入的Coast信号的极性。
低激活意味着当Coast低时，时钟发生器忽略Hsync输入，并继续以相同的标称频率工作，直到Coast高。
激活高表示当Coast高时时钟发生器忽略Hsync输入，并继续以相同的标称频率工作，直到Coast变低。
此功能需要与海岸极性超控位（位4）一起使用。
0F 2寻道模式超控
此位用于允许或禁止低功耗模式。当任何同步输入上都没有信号时，就会出现低功率模式（寻道模式）。
0F 1密码
此位用于使芯片完全断电。有关断开哪些块的电源的详细信息，请参阅电源管理部分。
10 7-3绿色切片器同步阈值
此寄存器允许调整绿色切片器上同步的比较器阈值。该寄存器在10 mV的步骤中调整它，最小设置等于10 mV（11111），最大设置等于330 mV（00000）。
默认设置为23，对应于100 mV的阈值；对于150 mV的阈值，该设置应为18。
102红色夹钳选择
此位确定红色通道是固定在地面上还是固定在中刻度上。对于RGB视频，所有三个频道都参考地面。对于YCbCr（或YUV），Y通道参考地面，但CbCr通道参考中刻度。
夹紧到中刻度实际上夹紧到销37。
10 1绿色夹钳选择
该位确定绿色通道是固定在地面上还是固定在中刻度上。
10 0蓝色夹钳选择
该位决定蓝色通道是固定在地面上还是固定在中刻度上。
11 7–0同步分离器阈值
此寄存器用于设置同步分隔符的响应。它设置同步分离器在切换高或低之前必须计数的内部5兆赫时钟周期数。它的工作原理就像一个低通滤波器，忽略Hsync脉冲以提取Vsync信号。该寄存器应设置为大于最大HSYNC脉冲宽度的一些数字。同步分离器阈值使用具有大约5 MHz频率的内部专用时钟。
这个寄存器的默认值是32。
12 7–0海岸前
此寄存器允许在Vsync信号之前应用滑行信号。这在存在预均衡脉冲的情况下是必要的。此控件的步长为一个Hsync周期。
默认值为0。
13 7–0后海岸
该寄存器允许在Vsync信号之后应用滑行信号。当存在后均衡脉冲时，这是必要的。此控件的步长为一个Hsync周期。
默认值为0。
14 7同步检测
此位用于指示何时在Hsync输入引脚（引脚30）上检测到活动。如果Hsync保持高或低，则不会检测到活动。
同步处理框图（图14）显示了该功能的实现位置。
146活动同步（AHS）
此位表示PLL正在使用哪个Hsync输入源（Hsync输入或同步为绿色）。寄存器中的第7位和第1位决定使用哪个源。如果同时检测到Hsync和SOG，用户可以通过寄存器0x0E中的位3确定哪个具有优先级。用户可以通过寄存器0x0E中的位4。如果重写位设置为逻辑1，则该位设置为寄存器0x0E中的位3的状态。
AHS=0表示使用Hsync pin输入进行Hsync。
AHS=1表示使用Hsync的SOG pin输入。
重写位在寄存器0x0E的位4中。
14 5检测到Hsync输入极性状态
该位报告Hsync输入极性检测电路的状态。它可以用来确定Hsync输入的极性。检测电路的位置如同步处理框图所示（图14）。
14 4垂直同步检测
此位用于指示何时在Vsync输入引脚（引脚31）上检测到活动。如果Vsync保持稳定的高或低，则不会检测到活动。
同步处理框图（图14）显示了该功能的实现位置。
143活动Vsync（AVS）
此位表示正在使用哪个Vsync源、同步分隔符的Vsync输入或输出。这个寄存器的第4位决定哪个是活动的。如果同时检测到Vsync和SOG，则用户可以通过寄存器0x0E中的位0确定哪个具有优先级。用户可以通过寄存器0x0E中的位1重写此函数。如果重写位设置为逻辑1，则此位设置为寄存器0x0E中的位0的状态。
AVS=0表示Vsync输入。
AVS=1表示同步分隔符。
重写位在寄存器0x0E的位1中。
14 2检测到Vsync输出极性状态
该位报告Vsync输出极性检测电路的状态。它可以用来确定Vsync输出的极性。检测电路的位置如同步处理框图所示（图14）。
14 1绿色同步检测
此位用于指示何时在绿色同步输入引脚（引脚49）上检测到同步活动。
同步处理框图（图14）显示了该功能的实现位置。
14 0检测到的海岸极性状态
该位报告滑行输入极性检测电路的状态。它可以用来确定海岸输入的极性。检测电路的位置如同步处理框图所示（图14）。
这表示寄存器5的位1是4:2:2输出模式选择位。
15 1 4:2:2输出模式选择
以4:2:2模式配置输出数据的位。此模式可用于将使用YUV、YCbCr或YPbPr图形信号的应用程序的数据线数量从24减少到16。此模式的时序图如图11所示。
推荐的输入和输出配置如表39和表40所示。
16 7额外PLL分配器
一个可以在PLL除法比中加入一个额外的除以2的位。在低于20mhz的像素频率下启用此功能可以提高PLL抖动性能，因为它允许VCO以更高的频率运行，从而降低抖动。
16 6-5 SOGIN带宽
两位，可以控制syncon绿色输入（SOGIN）的带宽。在大多数应用中，SGIN带宽应该设置为其最大值（300 MHz）。当SOGIN上存在过多的噪声时，降低带宽有助于抑制噪声。
16 4模拟输入带宽
该位控制红色、绿色和蓝色模拟输入的带宽。在大多数应用中，模拟输入带宽应该设置为其最大值（300 MHz）。当模拟输入端存在过大的噪声时，减小带宽有助于抑制噪声。
19 7:0红色目标代码
这指定使用自动偏移时红色通道的最终偏移的目标值（寄存器0x1D，位7=1）。默认值为4。
1A 7:0绿色目标代码
这指定使用自动偏移时绿色通道的最终偏移的目标值（寄存器0x1D位7=1）。默认值为4。
1B 7:0蓝色目标代码
这指定使用自动偏移时蓝色通道的最终偏移的目标值（寄存器0x1D，位7=1）。默认值为4。
1 7自动偏移启用
启用自动偏移电路。默认值为0。
1 6保持自动偏移
以当前值保存自动偏移的偏移输出。默认值为0。
1 1:0更新模式
更改自动偏移的更新速率。默认值为10。
2线串行控制端口
提供2线串行接口控制接口。两个AD9985A设备可以连接到2线串行接口；每个设备都有一个唯一的地址。
2线串行接口包括时钟（SCL）和双向数据（SDA）管脚。模拟平板接口用作通过串行接口接收和传输数据的从机。当串行接口未激活时，SCL和SDA上的逻辑电平被外部上拉电阻器拉高。
SDA线上接收或传输的数据必须在SCL正向脉冲期间保持稳定。只有当SCL低时，SDA上的数据才能更改。如果在SCL高时SDA改变状态，串行接口将该操作解释为启动或停止序列。
串行总线操作的组件包括：启动信号；从机地址字节；基址寄存器地址字节；读取或写入数据字节；停车信号。
当串行接口处于非活动状态（SCL和SDA高）时，通过发送启动信号启动通信。当SCL高时，SDA上的启动信号是从高到低的转换。此信号提醒所有从设备数据传输序列即将到来。
启动信号com后传输的前8位数据-prise一个7位从地址（前7位）和一个R/W位（第八位）。R/W位指示从（1）读取或写入（0）从设备的数据传输方向。如果发送的从机地址与设备地址匹配（由表45中SA1-0输入引脚的状态设置），则AD9985A通过使第九个SCL脉冲的SDA低来进行确认。如果地址不匹配，则AD9985A不确认。
表45。串行端口地址
通过串行接口传输数据
对于读或写的每个数据字节，MSB是序列的第一位。
如果在写入序列期间AD9985A不确认主设备，则SDA保持高，以便主设备可以生成停止信号。如果主设备在读取序列期间未确认AD9985A，则AD9985A将其解释为数据结束。SDA保持在高位，以便主机可以生成停止信号。
将数据写入AD9985A的特定控制寄存器需要在建立从机地址后写入感兴趣的控制寄存器的8位地址。此控制寄存器地址是后续写入操作的基址。基本地址自动递增一个字节的数据后，写入的数据字节预期为基本地址。
以类似的方式从AD9985A的控制寄存器读取数据。读取需要两个数据传输操作：
基址必须用从地址字节的R/W位低位写入，才能设置顺序读取操作。
读取（从机地址字节高的R/W位）从先前建立的基址开始。读取寄存器的地址在每个字节传输后自动递增。
要终止对AD9985A的读/写序列，必须发送停止信号。停止信号包括当SCL高时SDA从低到高的转换。
当驱动串行接口的主设备在不首先生成停止信号以终止当前通信的情况下生成启动信号时，发生重复的启动信号。这用于改变从机和主机之间的通信模式（读、写），而不释放串行
串行接口读/写示例写入一个控制寄存器：
1、启动信号
2、从地址字节（R/W位=低）
3、基址字节
4、数据字节到基址
5、停车信号
写入四个连续的控制寄存器：
1、启动信号
2、从地址字节（R/W位=低）
3、基址字节
4、数据字节到基址
5、数据字节到（基址+1）
6、数据字节到（基址+2）
7、数据字节到（基址+3）
8、停车信号
从一个控制寄存器读取：
1、启动信号
2、从地址字节（R/W位=低）
3、基址字节
4、启动信号
5、从地址字节（R/W位=高）
6、来自基地址的数据字节
7、停车信号
从四个连续控制寄存器读取：
1、启动信号
2、从地址字节（R/W位=低）
3、基址字节
4、启动信号
5、从地址字节（R/W位=高）
6、来自基址的数据字节
7、数据字节从（基址+1）
8、数据字节从（基址+2）
9、数据字节从（基址+3）
10、停车信号
同步切片器
同步切片器的目的是从绿色图形通道中提取同步信号。同步信号并不存在于所有图形系统中，只有那些同步为绿色的图形系统。同步信号在两步过程中从绿色通道中提取。首先，将SOG输入钳制到其负峰值（通常，低于黑电平0.3v）。接下来，信号进入具有可变触发电平的比较器，名义上比钳位电平高0.15v。切片同步通常是包含Hsync和Vsync的复合同步信号。
同步分离器
同步分离器从复合同步信号中提取Vsync信号。它通过一个低通滤波器或积分器样的操作来实现。它的工作原理是Vsync信号比Hsync信号保持活动的时间长得多，因此它拒绝任何小于阈值的信号，阈值介于Hsync脉冲宽度和Vsync脉冲宽度之间。
AD9985A上的同步分离器只是一个8位数字计数器，具有5兆赫时钟。它独立于复合同步信号的极性工作。（极性在芯片的其他地方决定）基本思想是当存在Hsync脉冲时计数器计数。但由于Hsync脉冲的宽度相对较短，计数器在脉冲结束前仅达到N的值。然后开始倒计时，最终在下一个Hsync脉冲到达之前达到0。
N的特定值随视频模式的不同而变化，但始终小于255。例如，对于1μs宽的Hsync，计数器仅达到5（1μs/200 ns=5）。现在，当Vsync出现在复合同步上时，计数器也会计数。然而，由于Vsync信号长得多，它计数到一个更高的数字M。对于大多数视频模式，M至少是255。因此，当计数器计数到大于N的值时，可以通过检测复合同步信号来检测Vsync。触发检测（T）的特定计数可以通过串行寄存器（0x11）编程。
一旦检测到Vsync，就有一个类似的过程来检测它何时变为非活动状态。检测时，计数器首先重置为0，然后在Vsync消失时开始计数。与前一种情况类似，它在计数器达到阈值计数（T）时检测到缺少Vsync。这样，它可以抑制噪声和/或锯齿脉冲。一旦检测到Vsync不存在，计数器将重置为0并再次开始循环。
PCB布局建议
AD9985A是一种高精度、高速模拟设备。因此，为了获得最大性能的部分，重要的是有一个良好的布局板。本节提供使用AD9985A设计电路板的指南。
模拟接口输入
在图形输入端使用以下布局技术是非常重要的。
最小化进入图形输入的跟踪长度。这是通过将AD9985A尽可能靠近图形VGA接口来实现的。长输入跟踪长度是不可取的，因为它们会从电路板和其他外部源接收更多的噪声。
将75Ω终端电阻器（见图1）尽可能靠近AD9985A芯片。终端电阻和AD9985A输入端之间的任何额外记录道长度都会增加反射的幅度，从而损坏图形信号。使用75Ω匹配阻抗记录道。除75Ω外的跟踪阻抗也增加了反射的机会。
AD9985A具有很高的输入带宽（500兆赫）。虽然这对于获取具有快速边缘的高分辨率PC图形信号是可取的，但这意味着它还捕获存在的任何高频噪声。因此，降低耦合到输入端的噪声量是很重要的。避免在模拟输入附近运行任何数字跟踪。
由于AD9985A的高带宽，模拟输入的低通滤波有时有助于降低噪声。（对于许多应用，滤波是不必要的。）实验表明，在75Ω端接电阻器之前放置一系列铁氧体磁珠有助于滤除多余的噪声。具体来说，使用的零件是来自FairRite的#2508051217Z0，但每个应用程序都可以使用不同的珠值。另外，在75Ω终端电阻器和输入耦合电容器之间放置100Ω至120Ω电阻器也是有益的。
电源旁路
建议使用0.1μF电容器绕过每个电源引脚。例外情况是两个或多个电源插脚彼此相邻。对于这些电源/接地分组，只需要一个旁路电容器。其基本思想是在每个电源引脚的0.5厘米范围内有一个旁路电容器。另外，避免将电容器放在AD9985A的PC板的另一侧，因为这会在路径中插入电阻过孔。
旁路电容器应位于电源平面和电源引脚之间。电流应该从电源平面流向电容器和电源引脚。不要在电容器和电源引脚之间进行电源连接。把通孔放在电容器垫下面，一直到电源平面，通常是最好的方法。
特别重要的是保持低噪声和良好的稳定性光伏（时钟发电机电源）。PV的突变可以导致采样时钟相位和频率的类似突变。这可以通过仔细注意调节、过滤和旁路来避免。非常希望为每个模拟电路组（V和PV）提供单独的稳压电源。
一些图形控制器在活动（在活动画面时间）和空闲（在水平和垂直同步期间）时使用的功率水平相差很大。这会导致提供给模拟电源调节器的电压发生可测量的变化，而模拟电源调节器反过来又会产生被调节模拟电源电压的变化。这可以通过调节来自不同清洁电源（例如，来自12v电源）的模拟电源或至少PV来减轻。
建议对整个电路板使用单个接地平面。经验一再表明，单地面的噪声性能相同或更好。使用多个接地平面可能有害，因为每个单独的接地平面较小，并且可能导致长接地回路。
当不可避免地使用单独的接地平面时，建议在AD9985A下至少放置一个单独的接地平面。分割的位置应在数字输出的接收器处。在这种情况下，更重要的是要明智地放置元件，因为电流回路要长得多（电流的路径电阻最小）。图15显示了一个电流回路的示例。
锁相环
将PLL环路滤波器组件尽可能靠近滤波器引脚。不要在这些部件附近放置任何数字或其他高频记录道。使用数据表中建议的公差小于等于10%的值。
输出（数据和时钟）
尽量减少数字输出必须驱动的跟踪长度。更长的记录道具有更高的电容，这需要更多的电流，这会导致更多的内部数字噪声。较短的轨迹减少了反射的可能性。
在AD9985A内部增加一个22Ω到100Ω的串联电阻可以抑制反射，降低EMI，减少电流尖峰。但是，如果在PCB上使用50Ω的记录道，则数据输出不需要电阻。数据包输出端的22Ω电阻应提供良好的阻抗匹配减少反射。如果使用串联电阻器，则应将其尽可能靠近AD9985A引脚（但尽量不要在输出轨迹中添加过孔或额外长度，以使电阻器更接近）。
如果可能，将每个数字输出驱动的电容限制在10 pF以下。这可以很容易地通过保持轨迹短和只将输出连接到一个设备来实现。用过大的电容加载输出会增加AD9985A内部的电流瞬变，从而在其电源上产生更多的数字噪声。
数字输入
AD9985A上的数字输入设计用于3.3V信号，但允许5.0V信号。因此，如果使用5.0V逻辑，则不需要添加额外的组件。任何进入Hsync输入跟踪的噪声都会给系统增加抖动。因此，尽量减少记录道长度，不要在其附近运行任何数字或其他高频记录道。
电压基准
用0.1μF电容器旁路电压基准。将其尽可能靠近AD9985A销。使接地连接尽可能短。
外形尺寸
