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特征
双10位/12位，100 MSPS ADC SNR=67 dB，fIN=30.1 MHz；双10位/12位，170 MSPS DAC；ACLR=74 dBc；模拟辅助输入/输出的5个通道；低功耗，最大采样速率下的425毫瓦支持全双工和半双工数据接口；小型72铅LFCSP无铅包装。
应用
无线基础设施；微微蜂窝基站；医疗器械超声AFE；便携式仪器信号发生器、信号分析仪。
一般说明
，提供两个采样率为100 MSPS的ADC通道和两个采样率为170 MSPS的DAC通道。这些转换器被优化用于需要低功耗和低成本的通信系统的发送和接收信号路径。数字接口提供灵活的时钟选择。传输可配置为1×、2×、4×、8×插值。接收路径具有可绕过的2×抽取低通滤波器。
AD961和AD963具有五个辅助模拟通道。三个是12位ADC的输入。其中两个输入可以通过启用10位DAC配置为输出。另外两个通道是两个独立的12位DAC的专用输出。
AD9961/AD9963的高集成功能、小尺寸和低功耗使其非常适合便携式和低功耗应用。
产品亮点
1、高性能，低功耗。
DAC在一个1.8 V到3.3 V的电源上工作。在170 MSPS时，传输路径功耗小于100 mW。从1.8v电源以100msps的速度接收路径功耗小于350mw。低功耗空闲期间提供休眠和断电模式。
2、高度整合。
双发送和双接收数据转换器，五个辅助数据转换通道和时钟生成提供了许多调制解调器设计的完整解决方案。
3、灵活的数字接口。
接口与大多数数字基带处理器无缝配合。
术语
线性误差（积分非线性或INL）线性误差定义为实际模拟输出与理想输出的最大偏差，由从零刻度到满刻度的直线决定。
微分非线性（DNL）
DNL是模拟值变化的度量，标准化为满标度，与数字输入代码的1lsb变化相关。
单调性
如果输出随数字输入的增加而增加或保持不变，则DAC是单调的。
偏移误差
输出电流与理想零点的偏差称为偏移误差。对于TXIN，当所有输入均为0时，预期输出为0毫安。对于TXIP，当所有输入均设置为1时，预期输出为0毫安。
增益误差
实际输出量程与理想输出量程之差。实际量程由所有输入设置为1时的输出和所有输入设置为0时的输出之间的差异确定。
输出符合范围
电流输出数模转换器输出端允许的电压范围。超出最大顺应极限的操作可导致输出级饱和或击穿，从而导致非线性性能。
温度漂移
温度漂移被指定为从环境（25°C）值到T或T值的最大变化，对于偏移和增益漂移，漂移以百万分之一的全量程范围（FSR）报告（摄氏度）。对于参考漂移，以ppm/℃为单位报告漂移。
电源抑制
作为电源的满量程输出的最大变化从最小到最大指定电压变化。
沉降时间
从输出转换开始测量，输出在其最终值附近达到并保持在指定误差带内所需的时间。
无杂散动态范围（SFDR）
输出信号的峰值振幅与直流电和频率之间的峰值杂散信号之间的差（分贝），等于输入数据速率的一半。
总谐波失真（THD）
THD是前六个谐波分量的均方根和被测基波的均方根值之比。它以百分比或分贝表示。
信噪比
SNR是被测输出信号的rms值与Nyquist频率以下所有其他频谱分量的rms和的比值，不包括前六次谐波和直流电。信噪比用分贝表示。
相邻信道泄漏率（ACLR）
在一个通道内测量的功率与其相邻通道之间的比率。
复镜像抑制
在传统的两部分上转换中，在第二个中频频率附近生成两个图像。这些图像会浪费发射机功率和系统带宽。通过将第二复数调制器的实部与第一复数调制器串联，可以拒绝第二IF附近的高频或低频图像。
操作理论
AD9961/AD9963旨在满足多个无线通信系统的混合信号前端需求。它们具有由双10/12位接收adc组成的接收路径和由双10/12位发送dac（TxDAC）组成的发送路径。AD9961/AD9963集成了大多数系统通常需要的附加功能，例如电源可扩展性、Tx增益控制和时钟倍增电路。
AD9961/AD9963最小化了尺寸和功耗，以满足从低功耗便携式市场到高性能femto基站市场的一系列应用需求。该部件采用72引线框架芯片级封装（LFCSP），封装尺寸仅为10 mm×10 mm。通过结合掉电控制、低功耗ADC模式和TxDAC功率缩放，可以优化功耗以适合特定应用。
在全双工模式下，AD9961/AD9963使用两条12位总线以及合格的时钟信号来传输Rx路径数据和Tx路径数据。这两条总线支持单数据速率或双数据速率数据传输。数据总线和许多其他设备选项可以通过串行端口通过写入内部寄存器进行配置。该设备也可用于单端口、半双工配置。
串行控制端口
AD961/AD963串行控制端口是一个灵活、同步、串行通信端口，允许与许多工业标准的微控制器和微处理器轻松地接口。AD9961/AD9963串行控制端口与大多数同步传输格式兼容，包括摩托罗拉SPI和英特尔SSR协议。串行控制端口允许对配置AD9961/AD9963的所有寄存器进行读/写访问。支持单字节或多字节传输以及MSB-first或LSB-first传输格式。
串行控制端口引脚说明
串行控制端口有三个管脚：SCLK、SDIO和CS：
（1）、SCLK（串行时钟）是用于注册串行控制端口读写的输入时钟。写入数据位注册在该时钟的上升沿上，读取数据位注册在下降沿上。该引脚由一个30 kΩ电阻器内部下拉至接地。
（2）、SDIO（串行数据输入/输出）作为输入和输出数据引脚。
（3）、CS（芯片选择条）是一个主动低电平控制，可对
读写循环。当CS高时，SDIO处于高阻抗状态，SCLK被禁用。该引脚由一个30 kΩ电阻器内部拉至DRVDD。
串行控制端口的一般操作
CS的下降沿和SCLK的上升沿共同决定了通信周期的开始。与AD9961/AD9963的通信周期分为两部分。第一部分将16位指令字写入AD9961/AD9963，与前16个SCLK上升沿重合。指令字向AD9961/AD9963串行控制端口提供有关数据传输的信息，这是通信周期的第二部分。指令字定义即将进行的数据传输是读还是写、数据传输中的字节数以及数据传输的第一个字节的起始寄存器地址。
指令头
指令字的MSB是R/W，它指示串行端口传输是读还是写。接下来的两位N1:N0表示传输的字节长度。最后13位是开始读或写操作的地址（A12到A0）。
对于写入，指令字后面跟着由位N1到位N0指示的数据字节数（见表10）。
A12到A0选择在通信周期的数据传输部分写入或读取的寄存器映射中的地址。对于多字节传输，地址是起始字节地址。
只有地址位[A7:A0]才需要覆盖AD9961/AD9963使用的0xFF寄存器的范围。地址位[A12:A8]必须始终为0。
写入传输
如果指令头指示写入操作，则写入SDIO行的数据字节将加载到AD9961/AD9963的串行控制端口缓冲区中。数据位注册在SCLK的上升沿上。
传输的长度（1字节、2字节、3字节或流模式）由指令字节中的两位（N1:N0）表示。在写入过程中，流模式不会跳过未使用或保留的寄存器；因此，用户必须知道要写入保留寄存器的位模式，以保持部件的正确操作。将什么数据写入未使用的寄存器并不重要。
读取传输
如果指令字用于读取操作，则下一个N×8 SCLK循环将数据从指令字中指定的地址打卡，其中N是由N1:N0确定的1到3。如果N=4，则读取操作处于流模式，并继续，直到CS被提升。流模式不会跳过保留或未使用的寄存器。回读数据在SCLK的下降沿上有效。
MSB/LSB第一次传输
AD9961/AD9963指令字和字节数据格式可以选择为MSB-first或LSB-first。AD9961/AD9963的默认值是MSB first。当MSB first mode处于活动状态时，指令和数据字节必须从MSB写入LSB。MSB first格式的多字节数据传输以包含最重要数据字节的寄存器地址的指令字节开始。随后的数据字节必须按照从高地址到低地址的顺序排列。在MSB first模式下，串行控制端口内部地址生成器对多字节传输周期的每个数据字节递减。
当LSB first处于活动状态时，指令和数据字节必须从LSB写入MSB。LSB第一格式的多字节数据传输从一个指令字节开始，该指令字节包括最低有效数据字节的寄存器地址，后跟多个数据字节。串行控制端口的内部字节地址生成器为多字节传输周期的每个字节递增。
当LSB first由寄存器0x00第2位和寄存器0x00第6位设置时，它立即生效。在多字节传输中，后续字节反映串行端口配置中的任何更改。为了避免重新配置串行端口操作时出现问题，必须镜像写入0x00的任何数据（八位应读取相同的数据，向前或向后）。镜像数据会使LSB first或MSB first生效变得无关紧要。作为此镜像的示例，寄存器0x00的默认设置为00011000。
期末转账
当传输为1、2或3字节时，数据传输在已收到所需的时钟周期数。在每一个8位序列结束总线后（除了最后一个字节结束循环后），CS可以被提升。当公共汽车在暂停，串行传输在CS下降时恢复。提高非字节边界上的CS重置串行控制端口。
AD9961/AD9963串行控制端口寄存器地址从刚写入多字节I/O操作的寄存器地址减少到0x00（如果MSB first mode处于活动状态（默认值））。如果LSB first mode处于活动状态，则串行控制端口的寄存器地址将从刚刚写入的地址增加到0xFF，用于多字节I/O操作。
流模式传输总是在CS被提升时终止。流模式传输也会在地址达到0xFF时终止。注意，在多字节I/O操作期间不会跳过未使用的地址。为了避免不可预知的设备行为，不要写入保留寄存器。
子串行接口通信
AD9963/AD9961有两个寄存器，需要不同的通信序列。这些寄存器是0x0F和0x10。这两个寄存器的写入顺序要求先写入寄存器0x05，再写入寄存器（0x0F或0x10），然后再写入寄存器0xFF。当写入寄存器0xFF完成时，写入生效。
例如，要启用RXCML引脚输出缓冲区，寄存器写入序列为：
1、将0x03写入寄存器0x05。这解决了两个Rx adc。
2、将0x02写入寄存器0x0F。这将设置RXCML启用位。
3、将0x01写入寄存器0xFF。这会更新内部寄存器，从而激活RXCML缓冲区。
4、将0x00写入寄存器0x05。这将使SPI返回正常寻址模式。
在ADC数字偏移调整部分中给出了更新寄存器0x10的示例。
接收路径
接收路径一般说明
AD9961/AD9963接收路径由双差分输入、100 MSPS ADC和可选的2×抽取滤波器组成。Rx路径还具有数字偏移和增益调整。
双ADC路径共享相同的时钟和参考电路，以提供最佳匹配特性。adc具有多级差分流水线开关电容结构和输出纠错逻辑。adc支持高达140mhz的中频采样频率，使其适合欠采样接收机。另外，其中一个ADC可以断电，数字接口可以置于单ADC模式。这种灵活性使得该部分非常适合于采样真实信号。
接收ADC操作
Rx路径模拟输入的标称差动阻抗为4 kΩ。Rx输入是自偏置的，因此它们可以是交流耦合或直接耦合。输入的标称直流偏置电平为1.4伏。RXCML引脚上有一个缓冲版本的偏置电压。当需要直流耦合时，该电压可用于偏置外部缓冲电路。
为了获得最佳的动态性能，模拟输入应采用差分驱动。驱动Rx输入的源阻抗应匹配，以使共模调节误差对称。Rx输入可以用单端源驱动，但SNR和SINAD性能降低。
ADC参考电压
内部差分电压基准产生正参考电压和负参考电压，定义ADC的满标度输入电压。此满标度输入电压范围可通过配置寄存器0x7D中的RX_FSADJ[4:0]参数进行调整。有关设置电压的详细信息，请参阅配置寄存器部分。
标称输入电压范围为1.56v。通常，可以在线性度和信噪比之间进行权衡。增大输入电压范围可以提高信噪比。减小输入电压范围可获得更好的线性度。
RXBIAS公司
AD9961/AD9963为用户提供了在RXBIAS引脚和接地之间放置10 kΩ电阻的选项。该电阻用于设置ADC核心的主电流基准。RXBIAS电阻器的公差应为1%或更好，以保持ADC满标度范围的精度。在布局中应注意避免耦合到RXBIAS销中产生任何噪音。
RXCML公司
AD9961/AD9963的RXCML引脚为用户提供预期ADC共模偏置电压的缓冲版本。RXCML输出名义上为1.4V。绕过RXCML输出到模拟接地保持输出缓冲器的稳定性并降低噪声。为了保持RXCML偏置电压的准确性，从引脚引出的电流应保持在1毫安以下。
差分输入配置
通过以差分输入配置驱动模拟输入实现最佳性能。对于基带应用，ADA437差分驱动器提供了优异的性能和灵活的ADC接口。
图41显示了交流耦合输入配置。VOCM引脚应连接到一个电压，该电压为差分放大器的输出驱动器提供足够的空间。通常，将VOCM设置为放大器电源电压的1/2是最佳设置。将源电阻与放大器输出串联，将放大器与车载寄生电容隔离开来，从而实现更稳定的工作。
通过将RXCML输出连接到放大器的VOCM输入，将ADA4937的输出共模电压设置为匹配ADC所需的共模电压。RXCML输出名义上为1.4V。绕过RXCML输出到模拟接地保持输出缓冲器的稳定性并降低噪声。
在较高的输入频率下，保持AD9963的全动态功率所需的放大器需要相当大的电源电流。对于高频功率敏感应用，差动变压器耦合是推荐的输入配置。选择变压器时必须考虑信号特性。大多数射频变压器的饱和频率低于几兆赫，信号功率过大也会导致磁芯饱和，从而导致失真。
在任何配置中，并联电容器C的值取决于输入频率，可能需要减小或移除。
单端输入配置
用单端信号驱动Rx输入通常会限制可实现的ADC性能。当使用这种配置时，通过保持每一个Rx输入端的平衡阻抗来获得最佳性能，如图44所示。
与ADF4602 Rx基带输出接口
ADF4602是一种适用于femtocell和其他无线通信应用的RF收发器。ADF4602 Rx基带输出具有可设置为1.4 V的标称输出共模电压。ADF4602可与AD9963进行数据耦合。建议在两个设备之间放置一阶低通滤波器，以抑制可能混叠到所需基带信号中的不需要的高频信号。
在该应用中，ADF4602正在设置AD9963 adc的共模输入电压。应禁用AD9963的输入共模缓冲器（设置寄存器0x7E，位1=1），以避免与ADF4602输出驱动程序争用。
抽取滤波器与数字偏移
抽取滤波器
I和Q接收路径各有一个可绕过的2×抽取低通滤波器。半带数字滤波器将输出采样率降低2倍，同时拒绝落入感兴趣频带的别名。这些低通滤波器为40%的输出数据速率提供大于7db的阻带抑制。当与正交信号一起使用时，复输出频带是正交输出数据速率的80%。抽取滤波器的通带响应图如图46所示。
ADC数字偏移调整
Rx路径还具有可应用于adc捕获的数据的单个数字偏移。偏移量是一个6位数字值，直接加到ADC输出数据的LSB中。通过在寄存器0x05中设置适当的地址，然后将所需的偏移量（以lsb为单位）写入寄存器0x10，首先对ADC寻址来配置偏移量值。例如，要分别设置I和Q信道的+6和-2偏移量，寄存器写入序列为：
1、将0x01写入寄存器0x05。这个地址是I通道ADC。
2、将0x06写入寄存器0x10。这将IADC_偏移值设置为+6 LSB。
3、将0x02写入寄存器0x05。这解决了Q通道ADC的问题。
4、将0xFE写入寄存器0x10。这会将QADC_偏移值设置为-2 lsb。
5、将0x01写入寄存器0xFF。这将更新数据路径寄存器并将偏移应用于数据。
6、将0x00写入寄存器0x05。这将使SPI返回正常寻址模式。
传输路径
发送路径一般说明
发送部分由两个完整的插值滤波器级路径组成，每个滤波器级后面跟着一个高速电流输出DAC。数据汇编器从两个数字接口端口中的一个接收交织数据，并在将数据样本提供给两个数据路径之前对数据进行解交织和缓冲。插值滤波器组由三个级组成，可完全绕过或级联以提供2×、4×或8×插值。表1中列出了每个内插滤波器和发送dac所支持的时钟速率。
插值滤波器
I和Q传输路径包含三个指定为INT0、INT1和SRRC的插值滤波器。每个插值滤波器提供2倍的输出数据速率。滤波器可以完全旁路或级联以提供2×4×或8×上采样率。插值滤波器有效地提高了DAC的更新率，同时抑制了输入数据率下的图像。这降低了对模拟输出重构滤波器的要求。
数字滤波器应级联以使插值因子为2×时启用INT0，插值因子为4×时启用INT0和INT1，插值因子为8×时启用INT0、INT1和SRRC。
INT0和INT1滤波器的带宽为输入数据速率的40%。在可用带宽上，滤波器的通带纹波小于0.1db。SRRC的衰减系数为0.22，阻带衰减为60db。在2×和4×插值模式下，插值滤波器具有大于70db的图像抑制。在8×插值模式下，图像抑制大于65db。滤波器的可用带宽通常受限于它们提供的阻带衰减，而不是通带平坦度。配置为2×4×和8×插值比的插值滤波器的传递函数如图49至图51所示。
插值滤波器系数
插值滤波器INT0和INT1是用一组对称系数实现的半带滤波器。除中心系数外，其他系数（偶数系数）均为零。表17至表19列出了三个插值滤波器的系数值。
数据流和时钟生成
传输端口TXD[11:0]和TXIQ信号被捕获从带有输入锁存器的设备。然后将数据格式化并缓冲到8字深度FIFO中。数据退出FIFO，并通过启用任何内插滤波器来处理。然后，数据被发送dac采样。FIFO吸收驱动传输数据的两个时钟域之间的任何相位漂移。数据由RDCLK信号从FIFO读取。RDCLK信号始终是DACCLK除以插值比，I.数据由WRCLK信号以正交数据输入速率写入FIFO，f.f等于总线速度的一半，因为I和Q样本是交错的。数据数据图52显示了全双工模式下传输路径数据流的框图。图中还显示了输入数据时钟选项和时钟倍频器选择。
TXCLK引脚上的信号可以配置为输入或输出。这是由TXCLK_MD变量（寄存器0x31，位[5:4]）配置的。无论配置为输入还是输出，TXCLK信号都可以通过配置TXCKI_INV或TXCKO_INV变量来反转。
传输路径时钟倍频器仅在所有插值滤波器被旁路（I=1）且传输路径配置为总线速率模式（TX_SDR=1）时使用。有关配置时钟倍频器的更多信息，请参阅表22。
传输DAC操作
图53显示了一个传输路径dac的简化框图。每个DAC由电流源阵列、开关核心、数字控制逻辑和全尺寸输出电流控制组成。DAC包含一个电流源阵列，能够提供2ma的标称满标度电流（I）。来自TXIP和TXIN管脚的输出电流是互补的，这意味着两个电流之和始终等于DAC的满标度电流。DAC的数字输入码决定了传递给负载的有效差动电流。出水口DAC通过TXVDD引脚供电，可在1.8 V至3.3 V的电源范围内工作。为了便于将AD9961/AD9963的输出直接连接到一系列共模电平，通过TXCML引脚提供内部偏置电压。
DAC满标度输出电流由参考控制放大器调节，并由参考电流、可编程参考电阻R、内部可编程电阻R和一对可编程增益标度参数的乘积确定。
传输DAC传输功能
来自TXIP和TXIN管脚的输出电流是互补的，这意味着两个电流之和始终等于DAC的满标度电流。DAC的数字输入码决定了传递给负载的有效差动电流。TXIP提供最高输出电流时，所有位高。DAC输出的输出电流与DACCODE的关系表示为：
其中，DACCODE=0至2N-1。可以对IOUTFS进行许多调整提供输出信号电平的可编程性。
传输路径增益调整
调整输出信号电平是通过缩放发送DAC的满标度输出电流来实现的。有四个独立的可编程参数可用于调整DAC的满标度输出：再通电压、R电阻和精细和粗糙增益控制参数。
调整再通电压
I和Q通道DAC都使用一个参考电压。REFIO参考电压由内部100μA电流源产生，该电流源端接在可编程电阻器R中。标称R电阻为10 kΩ，产生1.0 V参考电压。电阻可以通过调节寄存器0x6E中的REFIO_ADJ[5:0]位来改变。这将从R电阻和由此产生的REFIO电压和DAC满标度电流中增加或减少多达20%。改变ReFiO电压的第二个影响是辅助DAC中的满量程电压也变化相同的幅度。寄存器使用两个互补格式，其中011111个最大化了ReFio节点上的电压，100000个最大限度地降低了电压。图54显示了再通电压与再通调节值的变化曲线。
REFIO管脚应使用0.1μF电容器与AGND分离。如果REFIO处的电压用于外部用途，则应使用输入偏置电流小于100na的外部缓冲放大器。
外部参考可用于要求更严格增益公差或更低温度漂移的应用。此外，可变外部电压基准可用于实现DAC输出的增益控制方法。外部参考适用于REFIO引脚。注意，不需要0.1μF补偿电容器。外部引用可以直接透支内部引用，也可以关闭内部引用。上电时，REFIO的输入阻抗为10 kΩ，下电时为1 MΩ。
调整电流定标电阻器
每个传输DAC都有一个电阻器，用于调整满标度电流。标称电阻为16 kΩ，从而产生2毫安的满标度电流（当V等于1.0 V时）。6位可编程值IRSET[5:0]和QRSET[5:0]（寄存器0x6A和寄存器0x6D）提供的输出电流调整范围为±20%，如图55所示。
调整增益参数
每个发送DAC都有粗略和精细的增益控制参数，用于缩放满标度输出电流。这些调整只改变DAC的满标度电流，对再充电压没有影响。粗刻度调整（GAAI1）允许标称输出电流在±6 dB下改变约0.25 dB的步长。精细刻度调整（GAIN2）的调整范围约为±2.5%。图56和图57显示了所得增益标度与GAIN1和GAIN2参数的关系。
发送DAC输出
当AD9961/AD9963被配置为差分操作时，实现了最佳的噪声和失真性能。由于变压器或差分放大器的共模抑制，DAC输出的共模误差源大大减少。这些共模误差源包括偶阶畸变产物和噪声。随着重建波形的频率含量的增加和/或其振幅的增加，失真性能的增强变得更加显著。这是由于一阶消除各种动态共模失真机制，数字馈通和噪声。
图58显示了最基本的DAC输出电路。一对电阻R用于将每个互补输出电流转换为差分电压输出V。由于DAC的电流输出是非常高的阻抗，DAC输出的差分驱动点阻抗R等于2×R。
图59显示了输出电压波形。
共模信号电压V计算为：
峰值输出电压V计算如下：
在这种电路结构下，单端峰值电压与峰值差分输出电压相同。
设置TXCML引脚电压
TXCML引脚用于改变部件中的DAC偏置电压，使其能够在更高的输出信号共模电压下工作。当输出信号共模低于0.8v时，TXCML引脚应直接与AGND相连。当输出信号共模大于0.8V时，TXCML引脚应设置为0.5V。TXCML引脚应为低交流阻抗源（建议采用电容去耦）。
当TXVDD电源为1.8V时，输出信号共模电压应保持在0V附近，TXCML引脚应直接接地。当TXVDD电源为3.3V时，输出信号共模可高达1.25V。
图60所示的电路显示了一种典型的输出电路配置，它在TXCML引脚处提供非零偏置电压。电阻值499Ω（R）和249Ω（R）产生2 V p-p差分输出电压摆幅，输出共模电压为1.0 V，向TXCML引脚提供0.5 V电压。2毫安满标度电流流过249欧姆R，产生0.5伏TXCML电压。去耦电容器，确保TXCML引脚的低交流驱动阻抗。
传输DAC输出电路配置
以下部分说明AD9961/AD9963传输DAC的一些典型输出配置。除非另有说明，否则假设I设置为标称2.0毫安。对于需要最佳动态性能的应用，建议采用差分输出结构。差分输出配置可以由RF变压器或差分运放配置组成。变压器配置提供最佳的高频性能，建议用于任何允许交流耦合的应用。差分运放配置适用于需要直流耦合、信号增益和/或低输出阻抗的应用。出水口单端输出适用于低成本和低功耗的应用。变压器差动耦合射频变压器可用于执行差分到单端信号转换，如图61所示。变压器的失真性能通常超过标准运算放大器的失真性能，特别是在更高的频率下。变压器耦合在较宽的频率范围内提供了对共模失真（即偶次谐波）的极好抑制。它还提供电气隔离，可以提供电压增益而不增加噪音。不同阻抗比的变压器也可用于阻抗匹配目的。变压器耦合的主要缺点是低频衰减、功率增益不足和输出阻抗高。
变压器一次侧的中心抽头必须连接到一个电压，使TXIP和TXIN上的电压保持在设备的输出共模电压范围内。注意，DAC输出电流的dc分量等于I，并流出TXIP和TXIN。变压器的中心抽头应为该直流电流提供路径。在大多数应用中，AGND为变压器中心抽头提供最方便的电压。TXIP和TXIN（即V和V）处出现的互补电压在AGND周围对称摆动，并应保持在AD9961/AD9963规定的输出符合范围内。
在变压器输出通过无源重构滤波器或电缆连接到负载R的应用中，可以插入差动电阻R。选择由变压器反射的R来提供导致低电压驻波比（VSWR）的源端接。注意，大约一半的信号功率在R上消散。
使用运算放大器的差分缓冲输出双运算放大器（参见图62所示电路）可用于图63所示单端缓冲器的差分版本。相同的R-C网络用于形成单极差分低通滤波器，以将运放输入与DAC输出产生的高频图像隔离。反馈电阻R通过以下公式确定：
放大器输出的最小单端电压分别为：
差动输出的共模电压由下列公式确定：
使用运放的单端缓冲输出一个运算放大器，如ADA4899-1，可用于执行单端电流电压转换，如图63所示。AD9961/AD9963配置有一对串联电阻R，关闭每个输出。为了获得最佳失真性能，R应设置为0Ω。反馈电阻R通过以下公式：
放大器输出的最大和最小电压分别为：
与ADF4602接口
ADF4602是一种适用于Femtocell和其他无线通信应用的RF收发器。ADF4602 Tx基带输入具有1.2 V的标称输入共模电压要求。如图64所示，AD9963可以直流耦合到ADF4602。当配置为2毫安满标度电流时，电路的输出摆幅为1伏ppd，以1.2伏为中心。TXMCL引脚偏置在0.5伏，以增加DAC输出的净空。TXVDD和CLK33V电源必须提供3.3v以支持dac的输出符合性范围。
AUXIO引脚和TXIN（和TXQN）引脚之间连接的可选100 kΩ电阻器允许在ADF4602输出端提供直流偏移，以使LO馈通为零。
设备计时
时钟分布
图65所示的时钟分布图概述了每个数据转换器的时钟选项。接收路径adc和发送路径dac可以直接从CLKP/CLKN输入或从片上DLL的输出进行时钟。辅助ADC采样时钟始终是输入时钟的分拆版本。辅助DAC与串行时钟同步更新，与CKP/CKN输入没有关系。当低抖动时钟源驱动CLKP/CLKN输入时，实现了最佳的数据转换器性能，并且该信号直接（或通过片上除法器）用作数据转换器采样时钟。ADC和DAC采样时钟独立选择，以从CLKP/CLKN输入或从DLL输出DLLCLK导出。使用DLLCLK作为数据转换器采样时钟信号可能会降低转换器的噪声和SFDR性能。更多信息在使用DLL的时钟乘法部分给出。
接收路径ADC具有占空比稳定器（DCS），有助于使ADC性能对输入时钟占空比的变化不敏感。可以绕过DCS。有关使用DCS的建议，请参阅“时钟占空比注意事项”一节。
ADC时钟除法器和DLL时钟乘法支持接收路径ADC采样时钟和发送路径DAC采样时钟之间的各种比率。表21详细说明了设备支持的特定值以及需要配置的寄存器位。
驱动时钟输入
为了获得最佳性能，AD9961/AD9963时钟输入（CLKP和CLKN）应使用低抖动、快速上升时间差分信号进行时钟。该信号应通过变压器或电容器交流耦合至CLKP和CLKN引脚。CLKP/CLKN输入是内部偏置的，不需要外部偏置电路。图66到图69显示了对AD9961/AD9963进行计时的首选方法。
在接收模拟输入信号和发送模拟输出信号处于低频的应用中，可以使用单端CMOS信号驱动采样时钟输入。在这种应用中，CLKP应直接从CMOS栅极驱动，CLKN引脚应通过与39 kΩ电阻并联的0.1μF电容器接地（见图67）。时钟驱动器输出端的串联终端电阻可以提高驱动器的动态响应。
注意，CMOS时钟驱动器示例中所示的39 kΩ电阻将CLK_N输入移到约0.9v。当CMOS驱动器由1.8v电源供电时，这是最佳的。
也可以使用2.5v CMOS驱动器。在这种情况下，最小CLK 33V电源电压应为2.5 V。在这种情况下，应拆下39 kΩ电阻器。仅用0.1μF电容器将CLKN接地，导致CLKN电压偏置至约1.2v。
时钟占空比注意事项
输入时钟的占空比应保持在45%到55%之间。超出此范围的占空比会影响ADC的动态性能。在采样率大于75mhz时尤其如此。建议在75 MHz以上的时钟频率下使用占空比稳定器（DCS），以确保采样时钟在设备内部保持适当的占空比。低于75 MHz时，应绕过DCS。通过设置寄存器0x66，位2高，绕过了DCS。
DLL占空比警告
DLL输出的稳定性要求主时钟输入的占空比小于或等于50%。在占空比大于50%的系统中，应注意交换CLKP和CLKN引脚，以扭转这种影响。
使用DLL的时钟乘法
AD9961/AD9963包含一个循环DLL，如图70所示。该电路允许输入CLK信号（REFCLK）乘以可编程的M/N因子。这提供了一种生成大范围DLL输出时钟（DLLCLK）频率的方法。DLLCLK信号可用于接收ADC采样时钟、发送DAC采样时钟或两者。如果需要，可将EXTDLLCLK信号编程为出现在TXCLK引脚或TRXCLK上。
动态链接库由可编程延迟线制成的环形振荡器组成。环形振荡器输出信号标记为MCLK。MCLK信号被设置为以比REFCLK信号大M倍的频率振荡。DLL输出时钟DLLCLK是MCLK信号除以可编程因子，N.M可以设置为1到32之间的值，N可以设置为1到6和8之间的值。
DLL频率锁定范围
DLL频率锁定范围由环形振荡器MCLK的输出频率决定。DLL锁定的MCLK频率范围为100兆赫到310兆赫。可以通过轮询DLL锁定位（寄存器0x72，位7）来验证DLL是否锁定。
DLL筛选器注意事项
DLL需要在DLLFILT管脚（管脚54）和接地之间有一个外部环路滤波器才能稳定工作。图71中的电路图显示了推荐的DLL过滤器配置。外部组件应尽可能靠近设备引脚。重要的是，没有噪声耦合到滤波器电路或DLL输出时钟抖动性能下降。
动态链接库启动程序
要启用DLL，应设置三位。DLL位（寄存器0x60，位7）和DLL REF_EN位（寄存器0x71，位4）应设置为1，DLLBIAS_PD位（寄存器0x61，位5）应设置为0。
CLK输入信号应稳定。DLL RESB位应被断言为低至少25微秒，然后使非活动（高）开始频率采集。DLL需要几个REFCLK周期来获取锁。可以查询DLL锁定位以验证DLL是否锁定。
配置时钟倍频器
每个接收和发送数据路径都有一个时钟倍增器，用于通过设备对数据进行计时。当没有使用插值或抽取时，这些时钟倍增器仅在单数据速率时钟模式下使用。
这些倍增器应根据以下准则进行配置。
寄存器0x3A、寄存器0x3B和寄存器0x3C配置倍增器的操作点，并应使用以下值初始化：0x3A=0x55，0x3B=0x55，0x3C=0x00
时钟倍频器模式和脉冲宽度应根据DAC和ADC采样率进行配置。应根据表22进行配置。
数字接口
AD9961/AD9963有两个并行接口端口：Tx端口和TRx端口。端口的操作取决于设备是配置为全双工模式还是半双工模式。
在全双工模式下，TRx和Tx端口独立工作。TRx端口从接收路径输出样本，Tx端口接收发送端口的传入样本。
在半双工模式下，TRx端口从接收路径输出样本，并接受发送路径的传入样本。发送端口被禁用。数字接口的操作在下面的章节中有详细说明。
TRX端口操作（全双工模式）
在全双工模式下，TRX端口从AD9961/AD9963 I和Q接收通道获取数据。接口由一个输出数据总线（TRXD[11:0]）组成，该总线携带交织的I和Q数据。该数据伴随有限定输出时钟（TRXCLK）和输出信号（TRXIQ），该输出信号将该数据标识为来自I或Q信道。最大保证数据速率为200 MSPS。
Rx路径的基本时序图如图72所示。默认情况下，时间对齐的TRXD[11:0]和TRXIQ输出信号在TRXCLK信号的上升沿上驱动。表23规定了t参数。外径另一个配置位RXCLKPH可用于反转TRXCLK。在这种情况下，TRX数据和TRXIQ信号在TRXCLK的下降沿上被驱动，并且t相对于TRXCLK的下降沿被测量。
同时对模拟信号进行采样，形成一对正交数据。这将在输出总线上创建两个可能的数据配对顺序：I data后跟Q data，或Q data后跟I data。还有两种可能的方法将总线数据与TRXIQ信号对齐，一种是与TRXIQ高对齐的I数据，另一种是与TRXIQ低对齐的I数据。IQ配对和数据到TRXIQ对齐关系创建了四种可能的计时模式。AD9961/AD9963使这四种模式中的任何一种都能从设备获得。数据配对顺序由RX第一位控制。Rx数据和RXIQ信号之间的相位关系由RXIQ-HILO位控制。这两个编程选项生成图73所示的四个时序图。
TRXCLK上的输出时钟也可以配置为双数据速率（DDR）时钟。在这种模式下，输出时钟除以2，样本放在TRXD[11:0]总线上，位于TRXCLK的上升和下降边缘。图74显示了时间。
单模数转换器模式
接收端口只能在其中一个adc工作的情况下操作。在此模式下，TRXCLK信号可以在总线速率时钟模式或双数据速率时钟模式下工作。TRXIQ引脚指示哪个ADC处于活动状态。图75到图78显示了可用的计时选项。
除了图75到图78中列出的不同定时模式外，输入数据还可以从设备以无符号二进制或双倍补码格式传送。格式类型通过RX_BNRY配置位选择。
TX端口操作（全双工模式）
Tx端口使用可配置为输入或输出的限定时钟。输入数据（TXD[11:0]）必须伴随着TXIQ信号，该信号标识数据要发送到哪个传输信道（I或Q）。默认情况下，数据和TXIQ信号由TXCLK上升沿上的设备锁定。时序图如图79所示：
对设备的输入样本进行组装以创建正交数据对。数据可以按照两种可能的数据配对顺序排列，并且具有两种可能的数据到TXIQ信号的相位关系。这就产生了四种可能的计时模式。AD9961/AD9963可以配置为接受这四种模式中的任何一种。数据配对顺序由发送第一位控制。与TXIQ相位关系的数据由TXIQ-HILO位控制。这两个编程选项生成如图80所示的四个时序图。
除了上面列出的不同定时模式之外，设备还可以接受无符号二进制或双倍补码格式的输入数据。格式类型是通过发送配置位选择的。
Tx端口具有可选的双数据速率（DDR）时钟模式。在DDR模式下，传输数据被锁定在TXCLK的上升和下降边缘。边缘的极性标识了输入数据的目的信道。在此模式下，不需要TXIQ信号。
用于I和Q DACs的交织数字数据被Tx总线（TXD（[11:0]）接受。数据必须呈现给设备，以便在TXCLK信号的上升和下降边缘周围的设置和保持时间t和t期间保持稳定。详细的时序图如图81所示。
在DDR模式下，TXCLK信号始终是一个输入，必须随数据一起提供。表24给出了DDR模式下Tx端口的设置和保持时间要求：
半双工模式
AD9961/AD9963提供半双工模式，支持缩小宽度的数字接口。在半双工模式下，发送和接收端口被多路复用到TRXD、TRXIQ和TRXCLK线路上。总线的方向可以由TXIQ/TXnRX管脚（本节其余部分简称为TXnRX管脚）或串行端口配置寄存器控制。
在半双工模式下发送和接收端口的操作与在全双工模式下的操作非常相似。在半双工模式下，接口可以配置为使用单个时钟管脚或使用两个时钟管脚操作。当处于Rx模式（源数据）时，TRX端口在半双工模式下的操作与在全双工模式下的操作相同。在Tx模式下，TXIQ和TXD[11:0]信号分别映射到TRXIQ和TRXD[11:0]管脚上。TXCLK引脚在一个时钟模式下映射到TRXCLK引脚，在两个时钟模式下保持在TXCLK引脚上。因此，在单时钟模式下，当在Rx方向设置时，TRXCLK pin携带RXCLK信号，当在Tx方向设置时，TRXCLK pin携带TXCLK信号。在双时钟模式下，TRX引脚携带RXCLK信号，TXCLK引脚携带TXCLK信号，而不管总线方向如何。默认情况下，设备提供的时钟仅在总线的相应方向处于活动状态时才存在。TRx端口的设置和保持时间如表25所示。
巴士周转时间如图83及84所示。
辅助转换器
AD9961/AD9963具有两个快速稳定的伺服DAC，以及一个模拟输入和两个模拟I/O引脚。所有的辅助转换器运行一个专用的电源引脚。输入和输出符合范围取决于所提供的电压。
辅助ADC
辅助ADC是通过串行端口寄存器（寄存器0x77通过寄存器0x7b）访问和控制的12位SAR转换器。ADC电压基准和时钟信号在芯片上产生。辅助ADC前面有一个七输入多路复用器。ADC输入可以连接到AUXIN1、AUXIO2、AUXIO3输入引脚，也可以连接到四个内部信号中的一个，如图85所示。
转换时钟
辅助ADC转换时钟是通过CLK输入信号的可编程二进制划分产生的。ADC转换时钟的频率是可编程的，可通过以下公式计算：
其中R通过寄存器0x7A编程，位[2:0]。为了获得最佳性能和最低功耗，应将转换时钟速度设置为满足系统转换时间要求的最低速度。最大允许辅助ADC时钟速度为10兆赫。
电压基准
辅助ADC具有内部，温度稳定，2.5伏参考。这导致输入电压范围为0 V至3.2 V。当使用内部电压基准时，应通过0.22μF电容器将AUXADCREF引脚与AGND分离。AUXADCREF引脚可以用作外部设备的参考输出，但引脚上的电流负载应限制为源极小于5毫安，下陷小于100微安。
对于精度要求很高的系统，可以使用更高精度的外部基准向AUXADCREF引脚提供电压。外部电压参考的输入电压范围为1.0 V至2.5 V。AUXADCREF引脚的输入阻抗为100 kΩ。ADC的满标度输入电压是电压基准的函数，如下所示：
模拟输入
ADC可以配置为对八个模拟输入中的一个进行采样。通过信道选择位（寄存器0x77，位[2:0]）选择输入。这八个信号在表28中描述。
当选择时，输入引脚70、引脚71和引脚72连接到辅助ADC的采样帽。因此，驱动这些输入的电路需要在采样窗口内，从在转换开始时将放电的10pf电容器连接到它恢复到所需的精度。可将可编程延迟（寄存器0x7B，位[1:0]）添加到转换周期时间，以允许输入的额外稳定时间。如果ADC输入是由低源阻抗驱动的，比如运放的输出，20周的转换时间应该会产生良好的效果。高阻抗源可能需要34个周期的转换时间才能完全稳定。如果转换周期时间不是问题，建议使用完整的34周期转换时间。
输入多路复用器在输入之间切换的转换需要比来自同一多路复用器输入的连续转换更长的转换周期时间。
数字输出编码
数字输出编码是直接二进制的。辅助ADC的理想传输特性如图86所示。
辅助模数转换器转换周期
通过写入SPI寄存器0x77来启动转换。在写入寄存器0x77之后，转换从AUXADCCLK的第一个上升沿开始（串行端口寄存器写入在数据字写入周期期间在SCLK的第八个上升沿上完成）。根据寄存器0x77中编程的转换时间设置，转换需要20到34个AUXADCCLK周期才能完成。在大多数情况下，ADC吞吐量是串行端口时钟速率和ADC转换时间的函数。
图87显示了辅助ADC转换周期的典型时序方案。该场景显示启动转换的写入，然后是检索转换结果的读取。在某些情况下，可能需要在写入和读取之间添加等待时间，以确保转换完成。等待时间取决于ADC转换周期时间和串行端口时钟的速度。最小等待时间计算如下：
其中n是从寄存器0x7b.t中的转换时间设置所导致的辅助ADC时钟周期的数目，是串行端口时钟周期。负等待时间表示不需要等待时间。
需要注意的是，在初始通电或从断电恢复后，ADC需要大约100μS来稳定。在许多情况下，应该丢弃第一转换的结果，以便辅助ADC达到最佳操作条件。
辅助DAC
AD963具有两个10位辅助DAC和两个适用于校准和控制功能的12位辅助DAC。dac具有具有可选择的满标度电压和输出范围的电压输出。辅助DAC配置和更新通过串行端口接口。
10位辅助DAC
这两个10位DAC具有相同的传输函数，并在AUXIO2和AUXIO3管脚上输出。两个DAC可以独立启用和配置。DAC有5个可选择的最高刻度电压和4个可选择的输出范围，从而产生20个可能的传输功能。
使用运算放大器的两个输入、0.5V参考电压和可编程电流源的叠加，最容易分析电路。以下方程式描述了空载输出电压：
DACCODE（DAC10A见寄存器0x49和寄存器0x4A，DAC10B见寄存器0x46和寄存器0x47）被解释为I在0x000为满标度，在0x3FF为零。这将导致输出电压随代码的增加而增加，如图89和图90所示。5个可选的增益设置电阻3.2 kΩ、4.0 kΩ、5.3 kΩ、8.0 kΩ和16 kΩ分别导致3.0 V、2.5 V、2.0 V、1.5 V和1.0 V的满标度输出电压水平四个可选的满标度电流31μA、62μA、93μA和124μA分别产生0.5v、1.0v、1.5v和2.0v的电压输出范围。
图89中的曲线表示满标度电压为3.0V、跨距为0.5V、1.0V、1.5V和2.0V的四种可能的DAC传输函数。图90中的曲线表示满标度电压为1.5V、跨距为0.5V、1.0V、1.5V的四种可能的DAC传输函数，和2.0V。注意，2.0V的跨距导致在0V时在刻度的下端夹紧，其中方程导致负输出电压。
12位辅助DAC
两个12位DAC具有相似的传输功能，并在DAC12A和DAC12B引脚上输出。两个DAC可以独立启用和配置。图91显示了12位辅助DAC的简化示意图。
请注意，VREF可以从1.0V带隙基准源导出，也可以使用AUX33V电源进行比率测量。另一个增益级跟随设置最终满标度输出电压的DAC。以下方程式描述了空载输出电压：
其中Vis设置为表29所示的位组合。
1x=A或B。
图92中的曲线显示了使用内部1.0V带隙基准时的两个传递函数。
电源
AD9961/AD9963功率分布如图93所示。标记为Rx ANLG、Rx ADC、SPI和数字核心、时钟和DLL的功能块在1.8 V电源下工作。标记为TX DACS、AUX DACs和数字I/O的功能块在从1.8 V到3.3 V的供电电压范围内工作。辅助ADC从3.3伏电源工作。
通过使用RX18V、RX18VF、DLL18V、CLK18V和DVDD18V电源插脚，仅1.8V模块可直接供电1.8V。在此模式下，必须禁用片上电压调节器。为了为设备提供最佳的ESD保护，LDO调节器的输入不应保持浮动。未使用时，LDO调节器输入应连接到LDO输出之一（例如，如果RX33V未使用，则将RX33V连接到RX18V或RX18VF）。
当使用LDO稳压器时，RX18V、RX18VF、DLL18V、CLK18V和DVDD18V引脚应使用0.1μF或更大的电容器与接地分离。LDO输入可以在2.5v到3.3v的范围内工作。
LDO_EN管脚（管脚14）是控制LDO操作的三态输入管脚。当LDO_EN为高时，所有LDO都被启用。当LDO_EN低时，所有LDO都被禁用。当LdoxEN是浮动的或近似DRVDD／2时，只有DVDD18V LDO被启用。除了DVDD18V LDO之外，所有LDO都可以通过串行端口控制以及写入寄存器0x61来独立禁用。
三个DRVDD引脚内部连接在一起，因此，这些引脚必须连接到相同的电压。如数字接口部分所述，施加在这些管脚上的电压影响设备的定时。
TXVDD和AUX3V电源可在1.8 V至3.3 V的范围内工作。应注意的是，辅助ADC需要Aux33 V为3.3 V的操作。Tx DAC的性能随TXVDD电源而变化，如表1和图4至图11所示。
电源配置示例
有多种配置AD9961/AD9963电源的方法。两个电源配置示例如图94和图95所示。
图94显示了3.3V电源配置。在这种情况下，所有需要1.8V电源的内部电路都由片上调节器供电。LDO_EN pin设置为高，并且所有内部LDO都已启用。发送DAC，辅助转换器，和I/O焊盘从3.3伏电源运行。
图95显示了所有1.8V电压轨由外部电源供电的电源配置。LDO_EN引脚接地，所有内部LDO都被禁用。发送DAC，辅助转换器和I/O焊盘从3.3伏电源运行。
功耗
AD9961/AD9963的功耗高度依赖于工作条件。表30和图96至图103显示了不同工作条件下电源域的典型电流消耗。
1.8V电源的电流消耗与它们是由片内稳压器供电还是由外部1.8V电源供电无关。LDO稳压器的静态电流约为100μA。
由辅助ADC引出的Aux33V电源电流通常为350μA。10位辅助DAC通常从Aux3V电源引出275μA。12位辅助DAC通常从Aux33V电源引出550μA。
功率计算实例
下面的示例演示如何在典型操作条件下估计设备功耗。工作条件：f=60mhz f=120mhz f=120mhz f=60mhz 4×插值CLK公司动态链接库数模转换器模数转换器；
2×抽取；
DAC满标度电流=2毫安；
TXVDD=CLK33V=AUX33V=3.3伏；
辅助ADC使能；
所有其他电源均由外部1.8 V电源供电。
启动顺序示例
配置DLL
AD9963动态链接库如图65时钟分布图所示。表31中写入的寄存器将DLL配置为从主CLKP/CLKN输入以10的倍频和3的除法驱动dac。从重置时的默认寄存器设置来看，这需要20 MHz CLKP/CLKN时钟，将其乘以200 MHz，然后将时钟除以3，得到66.67 MHz。写入寄存器0x71将DAC时钟配置为来自DLL。默认情况下，Rx和Tx数据总线以SDR模式运行。每个DAC的时钟频率为66.67mhz，TxCLK引脚输出133.33mhz。
配置时钟倍频器（DDLL）
AD9963包括两个时钟倍频器。如果启用了Rx时钟倍频器，则在进入产生ADCCLK的电路时，CLKP/CLKN信号的频率倍频（图65）。Tx时钟倍频器使DACCLK信号倍频，可以选择包含在TxCLK发生器电路中（图52）。当ADC和DAC的工作频率高于15 MHz时，建议同时使用这两种时钟倍频器。
当工作频率低于75 MHz时，绕过ADCCLK发电机电路中的占空比稳定器，注意确保占空比为CLKP/CLKN时钟输入的45%至55%。表32中的写入序列将Rx时钟倍增器配置为从复位开始对adc进行时钟。这些写入适用于小于75mhz的ADC时钟。
该序列可用于通过移除寄存器0x66的写入来设置大于75mhz的时钟。
外形尺寸：
