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特征
带5的快速14位ADCms转换时间；8导SOIC封装；单个5 V电源操作；高速、易用、串行接口；片上跟踪/保持放大器；输入范围的选择；AD7894-10为610 V；AD7894-3为62.5伏；AD7894-2的0 V至+2.5 V；高输入阻抗；低功率：20兆瓦（典型值）；12位AD7895的Pin兼容升级。
一般说明
AD7894是一个快速的14位ADC，由一个+5V电源供电，并封装在一个小型8引线SOIC中。该部分包含一个5位的逐次逼近A/D转换器，一个可跟踪/保持放大器，一个片上时钟和一个高速串行接口。
AD7894的输出数据通过高速串行接口端口提供。该两线串行接口具有串行时钟输入和串行数据输出，外部串行时钟访问部件的串行数据。
除了传统的直流精度指标（如线性、满标度和偏移误差）外，AD7894还规定了动态性能参数，包括谐波失真和信噪比。
该部件接受±10 V（AD7894-10）、±2.5 V（AD7894-3）、0 V至+2.5 V（AD7894-2）的模拟输入范围，并从仅消耗20 mW典型电压的单个+5 V电源运行。
AD7894具有高采样率模式，对于低功率应用，具有专有的自动断电模式，在转换完成后，部件自动进入断电状态，并在下一个转换周期前“唤醒”。
该部分有一个小轮廓集成电路（SOIC）可供选择。
产品亮点
1、8线封装的快速14位ADC
AD7894包含一个5␣μs ADC、一个跟踪/保持放大器、控制逻辑和一个高速串行接口，全部采用8线封装。这比其他解决方案节省了大量空间。
2、低功率、单电源运行
AD7894由一个+5 V电源供电，耗电量仅为20兆瓦。自动断电模式，即在转换完成后部件进入断电状态，并在下一个转换周期前“唤醒”，使AD7894成为电池供电或便携式应用的理想选择。
3、高速串行接口
该部分提供高速串行数据和串行时钟线，允许简单的两线串行接口安排。
术语
信噪比
这是在A/D转换器输出端测得的信噪比（噪声+失真）。信号是基波的均方根振幅。噪声是所有非基本信号的均方根和，不超过采样频率（fS/2）的一半，直流除外。该比率取决于数字化过程中量化层级的数量；层级越多，量化噪声越小。具有正弦波输入的理想N位转换器的理论信噪比（噪声+失真）为：Signal to (Noise + Distortion) = (6.02␣ N + 1.76) dB，因此对于14位转换器，这是86.04 dB。
总谐波失真
总谐波失真（THD）是谐波的均方根和与基波的比值。对于AD7894，定义如下：
其中V1是基波的均方根振幅，V2、V3、V4、V5和V6是第二次谐波至第六次谐波的均方根振幅。
峰值谐波或杂散噪声
峰值谐波或杂散噪声被定义为ADC输出频谱中下一个最大分量（最高fS/2，不包括dc）的均方根值与基波的均方根值之比。本规范的值通常由频谱中最大的谐波确定，但对于谐波埋入噪声层的部分，它将是噪声峰值。
互调失真
当输入由两个频率fa和fb的正弦波组成时，任何具有非线性的有源器件都会在mfa±nfb的和频和差频产生畸变产物，其中m，n=0，1，2，3等。互调项是m和n都不等于零的项。例如，二阶术语包括（fa+fb）和（fa-fb），三阶术语包括（2fa+fb），（2fa-fb），（fa+2fb）和（fa-2fb）。
AD7894使用两个输入频率进行测试。在这种情况下，二阶和三阶项的意义是不同的。二阶项通常在频率上与原始正弦波相距较远，而三阶项通常在接近输入频率的频率上。因此，二阶和三阶术语是分开指定的。互调失真的计算是根据THD规范进行的，其中它是单个失真产品的rms和与以dBs表示的基波的rms振幅的比值。
相对精度
相对精度或端点非线性是通过ADC传递函数端点的直线的最大偏差。
微分非线性
这是ADC中任意两个相邻代码之间的测量值与理想1␣LSB变化之间的差值。
正增益误差（AD7894-10）
这是最后一个代码转换（01）的偏差。. . 110至01。. . 111）双极零点误差调整后，从理想值（4×VREF–1 LSB）开始。
正增益误差（AD7894-3）
这是最后一个代码转换（01）的偏差。. . 110至01。. . 111）调整双极零点误差后，从理想值（VREF–1 LSB）开始。
正增益误差（AD7894-2）
这是最后一个代码转换（11）的偏差。. . 110到11。. . 111）调整单极偏移误差后，从理想值（VREF–1 LSB）开始。
双极零点误差（AD7894-10、AD7894-3）
这是中刻度转换（从0到1）与理想0 V（GND）的偏差。
单极偏移误差（AD7894-2）
这是第一个代码转换（00）的偏差。. . 000到00。. . 001）从理想的1 LSB。
负增益误差（AD7894-10）
这是第一个代码转换（10）的偏差。. . 000到10。. . 001）调整双极零点误差后，从理想值（–4×VREF+1 LSB）开始。
负增益误差（AD7894-3）
这是第一个代码转换（10）的偏差。. . 000到10。. . 001）调整双极零点误差后，从理想值（–VREF+1 LSB）开始。
跟踪/保持采集时间
跟踪/保持采集时间是跟踪/保持放大器输出达到其最终值所需的时间，在转换结束后的±1/2␣LSB（跟踪/保持返回到跟踪模式的点）。它也适用于AD7894的车辆识别号输入上的输入电压有阶跃输入变化的情况。这意味着，用户必须在转换结束后或在步骤输入更改为VIN之后等待跟踪/保持采集时间的持续时间，然后才能开始另一个转换，以确保部件按规范运行。
转换器详细信息
AD7894是一种快速的14位单电源a/D转换器。它在单片机上为用户提供信号缩放、跟踪/保持、A/D转换器和串行接口逻辑功能。AD7894的A/D转换器部分由基于R 2R梯形结构的传统逐次逼近变换器组成。AD7894-10和AD7894-3上的信号标度允许部件在从单个+5␣V电源操作时分别处理±10 V和±2.5 V输入信号。AD7894-2接受0 V至+2.5 V的模拟输入范围。该部件需要外部+2.5 V参考电压。零件的参考输入在芯片上缓冲。AD7894有两种工作模式，高采样模式和“自动休眠”模式，在转换结束后，部件自动进入休眠状态。这些模式将在“定时和控制”一节中详细讨论。
AD7894的一个主要优点是，它在8导SOIC封装中提供了上述所有功能。与其他解决方案相比，这为用户提供了相当大的节省空间的优势。AD7894通常只消耗20␣兆瓦，因此非常适合电池供电的应用。
在AD7894上通过脉冲CONVST输入启动转换。在CONVST的下降沿上，片上的track/hold从track切换到hold模式，开始转换序列。该部件的转换时钟是使用激光修剪时钟振荡器电路在内部生成的。在高采样模式下，AD7894的转换时间为5␣微秒（自动休眠模式为10微秒），跟踪/保持采集时间为0.35␣微秒。为了从部件获得最佳性能，在转换期间或在下一次转换之前的250 ns期间不应进行读取操作。这允许部件以高达160 kHz的吞吐量运行，并达到数据表规范。
电路说明
模拟输入部分
AD7894分为三种类型：AD7894-10（处理±10 V输入电压范围）、AD7894-3（处理±2.5 V输入电压范围）和AD7894-2（处理0␣V至+2.5␣V输入电压范围）。
图2显示了AD7894-10和AD7894-3的模拟输入部分。AD7894-10的模拟输入范围为±10 V，AD7894-3的模拟输入范围为±2.5 V。该输入是良性的，没有动态充电电流作为电阻级，然后是跟踪/保持放大器的高输入阻抗级。对于AD7894-10，R1=8 kΩ，R2=2 kΩ，R3=2 kΩ。对于AD7894-3，R1=R2=2 kΩ，R3开路。模拟输入中的电流与模拟输入电压直接相关。最大输入电流在模拟输入为负满量程时流动。
对于AD7894-10和AD7894-3，设计的代码转换发生在连续整数LSB值（即，1 LSB、2 LSB、3 LSB）上。. .). 输出编码是两个互补二进制，LSB=FS/16384。AD7894-10和AD7894-3的理想输入/输出传递函数如表1所示。
笔记
1、FSR满标度范围=20 V（AD7894-10）和=5 V（AD7894-3），参考电压为+2.5 V。
2、LSB=FSR/16384=1.22 mV（AD7894-10）和0.3 mV（AD7894-3），参考电压为+2.5 V。
AD7894-2的模拟输入部分不包含偏置电阻，并且车辆识别号引脚直接驱动输入至跟踪/保持放大器。模拟输入范围为0 V至+2.5 V，输入电流小于500␣nA的高阻抗级。这个输入是良性的，没有动态充电电流。再次，设计的代码转换发生在连续的整数LSB值上。输出编码为直（自然）二进制，1lsb=FS/16384=2.5v/16384=0.15mv。表II显示了AD7894-2的理想输入/输出传递函数。
笔记
1、FSR是满标度范围，对于VREF=+2.5 V的AD7894-2为2.5 V。
2、LSB=FSR/16384，AD7894-2为0.15 mV，VREF=+2.5 V。
轨道/保持段
AD7894模拟输入端上的跟踪/保持放大器允许ADC将满标度振幅的输入正弦波精确转换为14位精度。跟踪/保持的输入带宽大于ADC的奈奎斯特速率，即使当ADC以其最大吞吐量率为160 kHz（即，跟踪/保持可以处理超过100 kHz的输入频率）操作时。
跟踪/保持放大器在小于0.35␣微秒的时间内获得14位精度的输入信号。跟踪/保持的操作对用户基本上是透明的。在高采样工作模式下，跟踪/保持放大器在转换开始时从跟踪模式转到保持模式（即CONVST的下降沿）。跟踪/保持的孔径时间（即外部CONVST信号和实际进入保持的跟踪/保持之间的延迟时间）通常为15␣ns。在转换结束时（在忙的下降沿上），部件返回到其跟踪模式。跟踪/保持放大器的采集时间从此时开始。对于自动关机模式，CONVST的上升沿唤醒部件，并且在CONVST的上升沿之后，跟踪保持放大器从其跟踪模式转到其保持模式5微秒（前提是CONVST的高时间小于5微秒）。再次，当忙碌信号变低时，部件在转换结束时返回其跟踪模式。
参考输入
对AD7894的参考输入在芯片上缓冲，最大参考输入电流为1μA。该部分用+2.5 V基准输入电压指定。参考源中的错误将导致AD7894传输函数中的增益错误，并将添加到零件上指定的满标度错误中。AD7894的合适参考源包括AD780和AD680精度+2.5V参考。
定时和控制部分
图3显示了从AD7894获得最佳性能所需的时序和控制顺序。在所示的序列中，转换在CONVST的下降沿上启动，并且来自该转换的新数据随后可在AD7894 5␣μs的输出寄存器中获得。一旦进行了读取操作，在CONVST的下一个下降沿之前，应允许进一步的250␣ns，以在下一个转换开始之前优化跟踪/保持放大器的设置。当串行时钟频率最大为16 MHz时，该部分的可实现吞吐率为5μs（转换时间）加上1μs（读取时间）加250μns（安静时间）。这导致最小吞吐量时间为6.25␣微秒（相当于160 kHz的吞吐量速率）。可以使用小于16MHz的串行时钟，但这将反过来意味着吞吐量时间将增加。
读取操作包括16个串行时钟脉冲到AD7894的输出移位寄存器。在16个串行时钟脉冲之后，移位寄存器被重置，SDATA线被三次声明。如果在第16个时钟之后有更多的串行时钟脉冲，移位寄存器将在其复位状态之后移动。然而，移位寄存器将在CONVST信号的下降沿上再次复位，以确保部件在每个转换周期返回到已知状态。因此，输出寄存器的读取操作不应跨越CONVST的下降沿，因为输出移位寄存器将在读取操作的中间被重置，而读回微处理器的数据将显示为无效。
工作模式
模式1操作（高采样性能）图3中的时序图是为了在工作模式1下获得最佳性能，此时CONVST的下降沿开始转换并将跟踪/保持放大器置于其保持模式。CONVST的这个下降沿还导致忙碌信号变高，以指示正在进行转换。当转换完成时，忙碌信号变低，在CONVST下降沿后最大为5微秒，并且来自该转换的新数据在AD7894的输出寄存器中可用。读取操作访问此数据。此读取操作由16个时钟周期组成，此读取操作的长度将取决于串行时钟频率。对于最快的吞吐量速率（串行时钟为16 MHz），读取操作将需要1.0微秒。读取操作必须在下一个CONVST下降沿之前至少250 ns完成，这将为整个吞吐量时间（相当于160 kHz）提供6.25微秒的总时间。这种操作模式应用于高采样应用。
模式2操作（转换后自动休眠）
图4中的时序图是为了在工作模式2下获得最佳性能，在工作模式2下，在忙碌变低后，部件自动进入睡眠模式，并在下一次转换发生前“唤醒”。这是通过在转换结束时保持CONVST低而在模式1操作的转换结束时保持较高来实现的。康斯特的上升沿“唤醒”AD7894。这种唤醒时间通常为5微秒，由单稳态电路内部控制。当AD7894醒来时，部件内部有一些数字活动。如果在这个数字活动中出现CONVST的下降沿（将跟踪/保持放大器置于保持模式），则会向跟踪/保持放大器中注入噪声，导致转换不良。为获得最佳结果，CONVST脉冲的宽度应在40 ns到2μs之间或大于6μs。较窄的脉冲将允许系统指示AD7894在准备好时开始唤醒并执行转换，而大于6微秒的脉冲将在采样瞬间发生时提供控制。请注意，图4中所示的10微秒唤醒时间适用于小于2微秒的CONVST脉冲。如果使用大于6微秒的CONVST脉冲，则在CONVST下降沿之后的5微秒内转换不会完成。即使部件处于睡眠模式，数据仍然可以从中读取。与模式1操作一样，读取操作由16个时钟周期组成。对于16 MHz的最快串行时钟，读取操作将需要1.0微秒，并且必须在下一个CONVST下降边缘之前至少完成250 ns，以使跟踪/保持放大器有足够的时间来稳定。当部件以低速转换时，此模式非常有用，因为功耗将从模式1操作的功耗中显著降低。
串行接口
AD7894的串行接口仅由三根导线、串行时钟输入（SCLK）和串行数据输出（SDATA）以及转换状态输出（忙碌）组成。这使得一个易于使用的接口，大多数微控制器，数字信号处理器和移位寄存器。
图5显示了AD7894读取操作的时序图。串行时钟输入（SCLK）为串行接口提供时钟源。串行数据从该时钟下降沿上的SDATA线打卡，在SCLK上升沿和下降沿上都有效。在SCLK的上升沿和下降沿上具有数据有效性的优点是给用户在连接到部件上的更大的灵活性，因此可以容纳更宽范围的微处理器和微控制器接口。这也解释了图中引用的两个计时数字t4和t5。时间t4指定在SCLK的下降沿之后多久，下一个数据位变为有效，而时间t5指定在SCLK的下降沿之后多久，当前数据位是有效的。第一个前导零在SCLK的第一个上升沿上计时。请注意，即使其他位的数据访问时间指定为60 ns，第一个零在SCLK的第一个下降沿上仍然有效。原因是第一个位的时钟输出速度比其他位快，这是由于零件的内部结构。必须为部件提供16个时钟脉冲，以获得完整的转换结果。AD7894提供两个前导零，后跟以MSB（DB13）开头的14位转换结果。倒数第二个下降时钟边缘上最后一个要计时的数据位是LSB（DB0）。在SCLK的第16个下降沿上，LSB（DB0）将在指定的时间内有效，以允许在SCLK的下降沿上读取位，然后禁用SDATA线（三个状态）。在最后一个位被打卡后，SCLK输入应返回低电平并保持低电平，直到下一个串行数据读取操作。如果在第16个时钟之后有额外的时钟脉冲，则AD7894将重新启动，并从其输出寄存器输出数据，并且即使时钟停止，数据总线也不再是3个状态。如果串行时钟在CONVST的下一个下降沿之前停止，则AD7894将继续正常工作
输出移位寄存器在CONVST下降沿复位。但是，当CONVST变低时，SCLK线必须为低，以便正确重置输出移位寄存器。
串行时钟输入在串行读取操作期间不必连续。16位数据（两个前导零和14位转换结果）可以从AD7894中以字节数读取。
AD7894对串行时钟边缘进行计数，以知道输出寄存器中的哪个位应放在SDATA输出上。为了确保部件不会失去同步，只要SCLK线较低，串行时钟计数器将在CONVST输入的下降沿上重置。用户应确保SCLK线在转换结束前保持低位。当转换完成时，BUSY变低，输出寄存器将加载新的转换结果，并且可以用16个SCLK时钟周期读取。
微处理器/微控制器接口
AD7894提供两线串行接口，可用于连接到DSP处理器和微控制器的串行端口。图6到9显示了AD7894与许多不同的微控制器和数字信号处理器的接口。AD7894接受外部串行时钟，因此，在这里所示的所有接口中，处理器/控制器被配置为主机，提供串行时钟，而AD7894是系统中的从机。如果在转换开始后（假设模式1操作）可以将读取定时为5微秒，则忙碌信号不需要用于双线接口。
AD7894至8X51/L51接口
图6显示了AD7894和8X51/L51微控制器。8X51/L51配置为其模式0串行接口模式。该图显示了接口的最简单形式，其中AD7894是连接到8X51/L51串行端口的唯一部件，因此不需要对串行读取操作进行解码。
要在多个设备连接到8X51/L51串行端口的系统中选择AD7894，配置为8X51/L51并行端口之一输出的端口位可用于接通或断开AD7894的串行时钟。此端口位上的一个简单和功能以及8X51/L51的串行时钟将提供此功能。端口位应高以选择AD7894，未选择时应低。
转换的结束可以使用BUSY信号进行监视，如图6的接口图所示。从AD7894连接到端口的繁忙线路P1.2在8X51/L51中，可以通过8X51/L51轮询占线。如果首选中断驱动系统，则可以将占线连接到8X51/L51的INT1线。图中显示了这两个选项。
还要注意，在读取操作期间，AD7894首先输出MSB，而8X51/L51则首先输出LSB。因此，在AD7894的正确数据格式出现在累加器中之前，需要重新排列读入串行缓冲器的数据。
来自8X51/L51的串行时钟频率被限制为明显低于AD7894可以工作的允许输入串行时钟频率。因此，从部件读取数据的时间实际上要比部件的转换时间长。这意味着当与8x51/L51一起使用时，AD7894不能以其最大吞吐率运行。
AD7894至68HC11/L11接口
AD7894和68HC11/L11微控制器之间的接口电路如图7所示。对于所示接口，使用68L11 SPI端口，并且68L11配置为其单片机模式。68L11在主模式下配置，其CPOL位设置为逻辑零，其CPHA位设置为逻辑一。与前面的接口一样，该图显示了接口的最简单形式，其中AD7894是连接到68L11的串行端口的唯一部分，因此不需要对串行读取操作进行解码。
再次，要在多个设备连接到68HC11的串行端口的系统中选择AD7894，配置为68HC11的并行端口之一的输出的端口位可用于接通或断开AD7894的串行时钟。此端口位上的一个简单和函数以及68L11的串行时钟将提供此功能。端口位应高以选择AD7894，未选择时应低。
转换结束时使用BUSY信号进行监控，如图7的接口图所示。当AD7894的忙线连接到68HC11/L11的PC2端口时，68HC11/L11可以轮询忙线。
如果首选中断驱动系统，则可以将占线连接到68HC11/L11的IRQ线。这两个选项如图所示。
68HC11/L11的串行时钟速率被限制为明显小于AD7894可以工作的允许输入串行时钟频率。因此，从零件读取数据的时间将长于零件的转换时间。这意味着，当与使用时一起运行时，子进程不能以最大吞吐量速率运行。
AD7894至ADSP-2101/5接口
AD7894与ADSP-2101/5的接口电路数字信号处理器如图8所示。在所示的接口中，ADSP-2101/5s SPORT1串行端口的RFS1输出用于在ADSP-2101/5的串行时钟（SCLK1）应用于AD7894的SCLK输入之前对其进行选通。RFS1输出配置为高电平运行。来自AD7894的忙线连接到ADSP-2101/5的IRQ2线，以便在转换结束时生成中断，通知ADSP-2101/5启动读取操作。接口确保AD7894串行时钟输入的时钟不连续，仅提供16个串行时钟脉冲，数据传输之间AD7894的串行时钟线保持低位。来自AD7894的SDATA线连接到ADSP-2101/5串行端口的DR1线。
ADSP-2101/5的SCLK1和RFS1输出之间的时序关系使得SCLK1的上升沿和有源高RFS1的上升沿之间的延迟高达30␣ns。还要求在SCLK1下降沿之前设置10␣ns的数据，以便ADSP-2101/5正确读取。AD7894的数据访问时间从其SCLK输入的上升沿算起为60␣ns（A、B版本）。假设通过外部和栅极的传播延迟为10␣ns，则ADSP-2105的SCLK1输出的高时间必须≥（30+60+10+10）␣ns，即≥110 ns。这意味着图8的接口可以工作的串行时钟频率被限制在4.5␣MHz。
另一种替代方案是配置ADSP-2101/5，使其接受外部非连续串行时钟。在这种情况下，提供外部非连续串行时钟，驱动ADSP-2101/5和AD7894的串行时钟输入。在该方案中，串行时钟频率限于处理器的循环速率，最高可达13.8 MHz。
AD7894至DSP56002/L002接口
图9显示了AD7894和DSP56002/L002 DSP处理器之间的接口电路。DSP56002/L002配置为带门控时钟的正常模式异步操作。它还设置为16位字，SCK作为门控时钟输出。在此模式下，DSP56002/L002以串行读取操作向AD7894提供16个串行时钟脉冲。DSP56002/L002假定SCK的第一个下降沿上有有效数据，因此接口仅为三线，如图9所示。
来自AD7894的忙线连接到DSP56002/L002的MODA/IRQA输入，以便在转换结束时生成中断。这将确保在转换完成后执行读取操作。
AD7894性能
线性度
AD7894的线性度由片上14位D/A转换器决定。这是一个分段的DAC，它被激光修剪为14位积分线性和微分线性。零件的典型相对精度为±1/2␣LSB，而典型DNL误差为±1/3␣LSB。
噪声
在A/D转换器中，噪声在直流应用中表现为码的不确定性，在交流应用中表现为噪声地板（例如在FFT中）。在像AD7894这样的采样a/D转换器中，从dc到采样频率的1/2，所有关于模拟输入的信息都出现在基带中。跟踪/保持的输入带宽超过奈奎斯特带宽，因此，在存在这样的信号的应用中，应该使用抗混叠滤波器去除输入信号中高于FS/ 2的不希望的信号。
图10显示了使用AD7894进行8192次dc输入转换的直方图。模拟输入设置在代码转换的中心。可以看出，几乎所有的代码都出现在一个输出箱中，这表明ADC具有非常好的噪声性能。
动态性能（仅模式1）
AD7894具有5微秒的转换时间，是宽带信号处理应用的理想选择。这些应用需要有关ADC对输入信号光谱含量影响的信息。规定了信噪比（噪声+失真）、总谐波失真、峰值谐波或杂散噪声以及互调失真。图11所示为在160 kHz采样率下工作的AD7894-10对10 kHz，±10␣V输入进行数字化后的典型FFT图。信噪比为80.24db，总谐波失真为-96.35db。
信噪比（噪声+失真）的公式（见术语部分）与转换器的分辨率或位数有关。重写下面的公式，给出了以有效位数（N）表示的性能度量：
其中SNR是信噪比。
设备的有效比特数可以根据其测量的信号与（噪声+失真）的比率来计算。图12显示了AD7894从dc到F采样/2的有效比特数与频率的典型关系图。采样频率为160khz。该图显示，AD7894将10␣kHz的输入正弦波转换为13.00的有效位数，相当于信号转换为80.02db的（噪声+失真）电平。
功率因素
在自动断电模式下，部件可在远低于160 kHz的采样率下工作。在这种情况下，功耗将降低，并取决于采样率。图13显示了自动断电模式下从1赫兹到100千赫的功耗与采样率的关系图。条件是5 V电源+25°C。SCLK引脚保持在低位，没有从部件读取数据。
