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特征
集成双14位ADC；单个3 V电源操作（2.7 V至3.6 V）；信噪比=71.6dB（至奈奎斯特，AD9248-65）SFDR=80.5 dBc（至Nyquist，AD9248-65）低功率：在65 MSPS时为300 mW/信道；差分输入，500兆赫，3分贝带宽；出色的串扰抗扰度>85分贝；灵活的模拟输入：1伏P至2 V P P范围；偏移二进制或二进制补码数据格式；时钟占空比稳定器；输出datamux选项。
应用
超声波设备；直接转换或中频采样接收器；WB-CDMA、CDMA2000、WiMAX；电池供电仪表；手持式示波器；低成本数字示波器。
一般说明
AD9248是一个双路、3V、14位、20MSPS/40MSPS/65MSPS模数转换器（ADC）。它具有双高性能采样保持放大器（SHAs）和集成电压基准。AD9248采用带有输出纠错逻辑的多级差分流水线结构，以提供14位精度，并保证在高达65 MSPS数据速率的整个工作温度范围内不会丢失代码。宽带宽、差分SHA允许各种用户可选择的输入范围和偏移，包括单端应用。它适用于各种应用，包括在连续信道中切换满标度电压电平的多路复用系统，以及在远远超过奈奎斯特速率的频率下采样输入。
双单端时钟输入用于控制所有内部转换周期。一个占空比稳定器是可用的，可以补偿时钟占空比的广泛变化，使转换器保持良好的性能。数字输出数据以二进制或二进制补码格式显示。超出范围的信号表示溢出情况，可与最高有效位一起使用以确定低溢出或高溢出。
AD9248采用先进的CMOS工艺制造，采用无铅、节省空间的64引线LQFP或LFCSP，并在工业温度范围（-40°C至+85°C）内指定。
产品亮点
1、与AD9238兼容的引脚，12位20 MSPS/40 MSPS/65 MSPS ADC。
2、20个MSPS、40个MSPS和65个MSPS的速度等级选项允许功率、成本和性能之间的灵活性以适合应用。
3、低功耗：AD9248-65:65 MSPS=600兆瓦，AD9248-40:40 MSPS=330兆瓦，AD9248-20:20 MSPS=180兆瓦。
4、典型的信道隔离度为85分贝@f=10兆赫。在
5、时钟占空比稳定器（AD9248-20/AD9248-40/AD9248-65）可在广泛的时钟占空比范围内保持性能。
6、多路数据输出选项允许从数据端口A或数据端口B进行单端口操作。
规格
直流规范
AVDD＝3 V，DRVDD＝2.5 V，最大采样率，CKKYA＝CLKHYB；A＝0.5 dBFs差分输入，1 V内部参考，T到T，DCS启用，除非另有说明。
1、增益误差和增益温度系数仅基于ADC（具有固定的1.0V外部基准）。
2、用低频正弦波输入和在每个输出位上加载大约5 pF来测量最大时钟速率。
3、输入电容是指一个差分输入引脚与AVSS之间的有效电容。等效模拟输入结构见图29。
4、在最大时钟速率下用直流输入测量。
5、在CLK_A和CLK_B引脚未激活（即，设置为AVDD或AGND）的情况下测量待机功率。
交流规格
AVDD＝3 V，DRVDD＝2.5 V，最大采样率，CKLYA＝CLKHYB；A=＝0.5 DBFS差分输入，1 V外部参考，T到T，DCS启用，除非另有说明。
数字规格
AVDD＝3 V，DRVDD＝2.5 V，最大采样率，CKKYA＝CLKHYB；A＝0.5 dBFs差分输入，1 V内部参考，T到T，DCS启用，除非另有说明。
开关规格
AVDD＝3 V，DRVDD＝2.5 V，最大采样率，CKKYA＝CLKHYB；A＝0.5 dBFs差分输入，1 V内部参考，T到T，DCS启用，除非另有说明。
1、AD9248-65型号有一个占空比稳定器电路，当启用时，它可以校正大范围的占空比。
2、从时钟50%转换到数据50%转换测量输出延迟，每个输出有5 pF负载。
3、唤醒时间取决于去耦电容器的值；REFT和REFB上0.1μF和10μF电容器显示的典型值。
绝对最大额定值
绝对最大额定值是单独应用的极限值，并且超过该极限值，电路的可维护性可能受到损害。功能可操作性不一定隐含。长时间暴露于绝对最大额定值条件可能影响器件可靠性。
术语
孔径延迟
从时钟输入上升沿到保持输入信号进行转换时测量的SHA性能。
孔径抖动
连续采样的孔径延迟变化，表现为ADC输入端的噪声。
积分非线性（INL）
从负满标度到正满标度绘制的线的每个单独代码的偏差。用作负满标度的点在第一个代码转换之前出现1/2 LSB。正满标度定义为超过最后一个代码转换的1.5级LSB。从每个特定代码的中间到真正的直线测量偏差。
微分非线性（DNL，无缺码）理想的ADC显示的代码转换正好是1 LSB间隔。DNL是这个理想值的偏差。保证在14位分辨率下没有丢失的代码表明所有16384代码必须存在于所有工作范围内。
偏移误差
当模拟值小于VIN+=VIN-，应发生大进位转换。偏移误差定义为实际过渡点与该点的偏差。
增益误差
第一个代码转换应发生在负满标度以上的模拟值1/2 LSB处。最后一次转换应发生在低于标称满标度1.5 LSB的模拟值处。增益误差是第一个和最后一个代码转换之间的实际差和第一个和最后一个代码转换之间的理想差的偏差。
温度漂移
零误差和增益误差的温度漂移指定从初始（25°C）值到Tmin或TMAX的值的最大变化。
电源抑制
该规范显示了最大规模的变化从最大值的变化与供应的最低限度的价值与供应在其最大限度。
总谐波失真（THD）
前六个谐波分量的均方根和与被测输入信号的均方根值之比，表示为相对于峰值载波信号（dBc）的百分比或分贝。
信噪比被测输入信号的均方根值与奈奎斯特频率以下所有其他谱分量的均方根和之比，包括谐波，但不包括直流电。SINAD的值表示为dB。
使用以下公式的有效位数（ENOB）：Signal-to-Noise Ratio (SNR)
对于给定输入频率的正弦波输入设备，可以直接从其测量的SINAD计算ENOB。
信噪比
测量输入信号的均方根值与奈奎斯特频率以下所有其他谱分量的均方根和之比，不包括前六次谐波和直流电。信噪比用分贝表示。
无杂散动态范围（SFDR）
输入信号的均方根振幅和峰值杂散信号之间的分贝差。
奈奎斯特抽样
当模拟输入的频率分量低于奈奎斯特频率（f/2）时，这通常被称为奈奎斯特采样。
中频采样
由于混叠的影响，ADC不限于奈奎斯特采样。更高的采样频率在ADC输出上混叠到第一个奈奎斯特区（DC-f/2）。采样信号的带宽不应与奈奎斯特区和别名重叠。奈奎斯特采样性能受限于输入SHA的带宽和时钟抖动（抖动在较高的输入频率下会增加更多的噪声）。
双音SFDR
任一输入音的均方根值与峰值杂散分量的均方根值之比。峰值杂散分量可以是IMD产品，也可以不是IMD产品。
超出范围的恢复时间
从正满标度以上10%到负满标度以上10%，或从负满标度以下10%到正满标度以下10%的瞬态后，ADC重新获得模拟输入所需的时间。
串音
当相邻干扰信道由满标度信号驱动时，耦合到由（-0.5 dBFS）信号驱动的一个信道上。测量包括由直接耦合和混合分量引起的所有马刺。
操作理论
AD9248由两个基于AD9235转换器核心的高性能ADC组成。除了共享的内部带隙参考源VREF外，双ADC路径是独立的。每个ADC路径都由一个专用的前端SHA和一个流水线开关电容ADC组成。流水线ADC分为三个部分，包括4位第一级、8个1.5位级和最后一个3位flash。每个阶段都提供足够的重叠，以更正前面阶段中的闪存错误。每个级的量化输出通过数字校正逻辑块组合成最终的14位结果流水线架构允许第一个阶段对新的输入样本进行操作，而其余阶段对前面的样本进行操作。抽样在相应时钟的上升沿上发生。
管道的每个阶段（不包括最后一个阶段）都由一个低分辨率flash ADC和一个剩余乘法器组成，用于驱动管道的下一个阶段。剩余乘法器使用flash ADC输出来控制具有相同分辨率的开关电容数模转换器（DAC）。DAC输出从级的输入信号中减去，剩余部分被放大（倍增）以驱动下一个流水线级。剩余乘法器级也称为乘法DAC（MDAC）。在每个阶段中使用一位冗余，以便于对flash错误进行数字校正。最后一级由一个flash ADC组成。
输入级包含一个差分SHA，可以配置为以差分或单端模式耦合的ac或dc。输出暂存块对齐数据，执行错误更正，并将数据传递到输出缓冲区。输出缓冲器由单独的电源供电，允许调整输出电压摆动。
模拟输入
AD9248的模拟输入是一个差分开关电容器SHA，在处理差分输入信号时，该SHA被设计为最佳性能。SHA输入接受宽共模范围的输入。为了保持最佳性能，建议使用中电源的输入共模电压。
SHA输入是一个差动开关电容电路。在图32中，时钟信号交替地在采样模式和保持模式之间切换SHA。当SHA切换到采样模式时，信号源必须能够在半个时钟周期内为采样电容器充电并稳定下来。与每个输入串联的小电阻有助于降低驱动源输出级所需的峰值瞬态电流。此外，可以在输入端放置一个小的并联电容器，以提供动态充电电流。此无源网络在ADC输入端创建低通滤波器；因此，精确值取决于应用程序。
如果在取样应用中，应移除任何并联电容器。结合驱动源阻抗，它们限制了输入带宽。为了获得最佳的动态性能，驱动VIN+和VIN-的源阻抗应该匹配，以便共模调节误差是对称的。这些误差通过ADC的共模抑制而减小。
内部差分参考缓冲器分别产生正参考电压和负参考电压REFT和REFB，它们定义了ADC核心的跨距。参考缓冲器的输出共模设置为“中电源”，参考电压和参考电压范围定义为：
上述方程表明，REFT和REFB电压在中间供电电压附近是对称的，根据定义，输入跨距是V电压值的两倍。
内部电压基准可以用针固定在0.5 V或1.0 V的固定值上，也可以在内部基准连接部分讨论的相同范围内进行调整。最大信噪比性能是在最大输入范围为2 V的情况下实现的，当从2 V模式到1 V模式时，相对信噪比降低为3分贝。
可以从使信号峰值保持在所选参考电压的允许范围内的源驱动SHA。最小和最大共模输入电平定义为：
最小共模输入电平允许AD9248适应接地参考输入。尽管通过差分输入可获得最佳性能，但单端电源可能会被驱动至车辆识别号+或车辆识别号-。在此配置中，一个输入接受信号，而另一个输入应通过将其连接到适当的参考设置为中刻度。例如，2伏p-p信号可应用于车辆识别号+，而1伏参考电压可应用于车辆识别号-。然后，AD9248接收在2v和0v之间变化的输入信号。在单端配置中，与差分情况相比，失真性能可能显著降低。但是，在较低的输入频率和较低的速度等级模型（AD9248-40和AD9248-20）中，这种影响不太明显。
差分输入配置
如前所述，在差分输入配置中驱动AD9248时实现最佳性能。对于基带应用，AD8138差分驱动器提供了优异的性能和灵活的ADC接口。AD8138的输出共模电压容易设置为AVDD/2，并且驱动器可以配置为Sallen-Key滤波器拓扑，以提供输入信号的频带限制。
在第二奈奎斯特区及以上的输入频率，大多数放大器的性能不足以达到AD9248的真正性能。这尤其适用于采样频率在70mhz至200mhz范围内的欠采样应用。对于这些应用，差动变压器耦合是推荐的输入配置，如图33所示。
选择变压器时必须考虑信号特性。大多数射频变压器的饱和频率低于几兆赫，过大的信号功率也会导致铁心饱和，从而导致失真。
单端输入配置
在成本敏感的应用中，单端输入可以提供足够的性能。在这种配置中，由于输入共模振荡大，SFDR和失真性能下降。然而，如果每个输入端的源阻抗匹配，对信噪比性能的影响应该很小。
时钟输入和注意事项
典型的高速adc使用两个时钟边缘来产生各种内部定时信号，结果，可能对时钟占空比敏感。通常，时钟占空比需要5%的公差，以保持动态性能特性。
AD9248为每个信道提供单独的时钟输入。在相同频率和相位下工作的时钟可获得最佳性能。异步对通道计时可能会显著降低性能。在一些应用中，希望使相邻信道的时钟定时发生偏移。AD9248的独立时钟输入允许信道之间的时钟定时偏差（通常为±1ns），而不会显著降低性能。
AD9248-65包含两个时钟占空比稳定器，每个转换器一个，用于重定时非采样边缘，提供具有标称50%占空比的内部时钟。当需要转换器适当的跟踪和保持时间来保持高性能时，在高速应用中保持50%的占空比时钟尤为重要。在PCB上的输入时钟上，很难保持一个严格控制的占空比（见图24）。可以通过将DCS引脚连接到高位来启用DCS。
占空比稳定器使用延迟锁定回路来创建非采样边缘。因此，采样频率的任何变化都需要约2μs至3μs，以使DLL获得并稳定到新的速率。
高速、高分辨率的adc对时钟输入的质量非常敏感。在给定的满标度输入频率（f）下，仅由孔径抖动（t）引起的信噪比下降可以计算为：
在方程中，rms孔径抖动t表示所有抖动源的根和平方，包括时钟输入、模拟输入信号和ADC孔径抖动规范。欠采样应用对抖动特别敏感。
为了获得最佳性能，特别是在孔径抖动可能影响AD9248的动态范围的情况下，最小化输入时钟抖动是很重要的。时钟输入电路应使用稳定的基准；例如，使用模拟电源和接地平面为AD9248时钟输入生成有效的高电平和低电平数字。时钟驱动器的电源应与ADC输出驱动器电源分开，以避免用数字噪声调制时钟信号。低抖动，晶体控制振荡器是最好的时钟源。如果时钟是从其他类型的源（通过选通、除法或其他方法）生成的，则应在最后一步由原始时钟重定时。
功耗和待机模式
AD9248的功耗与其采样率成正比。数字（DRVDD）功耗主要由数字驱动器的强度和每个输出位上的负载决定。数字驱动电流可以通过：
其中N是改变的位数，C是改变的数字管脚上的平均负载。
模拟电路具有最佳偏置，因此每个速度等级都能提供优异的性能，同时降低功耗。每个速度等级在低采样率下耗散基线功率，该采样率随时钟频率增加而增加。
AD9248的任一通道都可以进入待机模式通过断言PDWN_A或PDWN_B管脚独立完成。
建议输入时钟和模拟输入
在独立或完全待机期间保持静态，这将导致ADC的典型功耗为1 mW。注意，如果启用了DCS，则必须禁用独立断电通道的时钟。否则，在有源信道上会产生显著的失真。如果时钟输入在总待机模式下保持激活状态，则会产生12 mW的典型功耗。
当两个通道都处于完全断电模式(PDWN_A = PDWN_B = HI)。在这种情况下，内部引用将关闭。当一个或两个信道路径在断电后被启用时，唤醒时间与REFT和REFB去耦电容器的重新充电和断电的持续时间直接相关。通常，需要大约5毫秒来恢复全操作，在RFT和ReFB上完全放电0.1μF和10μF去耦电容器。
数字输出
AD9248输出驱动器可以配置为通过将DRVDD与接口逻辑的数字电源相匹配，与2.5V或3.3V逻辑系列接口。输出驱动器的大小可以提供足够的输出电流来驱动各种各样的逻辑系列。然而，大的驱动电流往往会导致电源上的电流故障，从而影响转换器的性能。需要ADC驱动大电容负载或大扇形输出的应用可能需要外部缓冲器或锁存器。
可以为偏移二进制或双倍补码选择数据格式。有关详细信息，请参阅数据格式部分。
时机
AD9248提供具有七个时钟周期的管道延迟的锁存数据输出。数据输出在时钟信号上升沿后的一个传播延迟（t）可用。有关详细的时序图，请参阅图2。内部占空比稳定器可在AD9248上使用DCS引脚启用。这提供了稳定的50%工作循环内部电路。
输出数据线和负载的长度应最小化，以减少AD9248内的瞬变。这些瞬态会降低转换器的动态性能。AD9248的最低典型转换速率为1毫秒。当时钟速率低于1毫秒/秒时，动态性能可能会降低。
可以关闭单个通道以适度节能。断电通道关闭内部电路，但参考缓冲区和共享参考保持通电。由于缓冲器和电压基准保持通电，唤醒时间减少到几个时钟周期。
数据格式
AD9248数据输出格式可以配置为两个补码或偏移二进制。这由数据格式选择pin（DFS）控制。将DFS连接到AGND会产生偏移二进制输出数据。相反，将DFS连接到AVDD会将输出数据格式化为两个补码。
来自双adc的输出数据可以复用到单个14位输出总线上。多路复用是通过切换MUXYSELY位来完成的，MUXYSEAD位将信道数据引导到相同或相反的信道数据端口。当MUX_SELECT为逻辑高电平时，信道A数据被定向到信道A输出总线，信道B数据被定向到信道B输出总线。当MUX_SELECT为逻辑低时，信道数据被反转，即信道A数据被定向到信道B输出总线，信道B数据被定向到信道A输出总线。通过切换MUX_SELECT位，可以在任一输出数据端口上使用多路数据。
如果adc以同步定时运行，则该时钟可应用于MUX_SELECT管脚。CLK_A、CLK_B和MUX_SELECT之间的任何偏差都会降低交流性能。建议保持时钟偏差<100ps。在MUX_选择上升沿后，任何一个数据端口都有各自信道的数据；在下降沿后，备用信道的数据放在总线上。通常，其他未使用的总线将通过设置适当的OEB高来禁用，以降低功耗和噪声。图34显示了多路复用模式的示例。当复用数据时，数据速率是采样率的两倍。注意，在这种模式下，两个通道都必须保持激活状态，并且每个通道的断电引脚必须保持低电平。
电压基准
AD9248内置了稳定、准确的0.5V电压基准。可以使用具有不同外部电阻配置的内部参考或外部应用的参考电压，通过改变施加到AD9248的参考电压来调整输入范围ADC的输入范围跟踪参考电压的线性变化。如果ADC通过变压器差分驱动，则可以使用参考电压来偏置中心抽头（共模电压）。
共享参考模式允许用户将来自双ADC的参考连接到外部以获得更高的表7。参考配置摘要增益和偏移匹配性能。如果adc独立工作，则参考解耦可以独立处理，并且可以在双通道之间提供更好的隔离。要启用共享参考模式，共享参考引脚必须绑在高位，外部差分参考必须在外部短路。（参考文献A必须对参考文献B进行外部短路，参考文献A必须对参考文献B进行短路。）
内部参考连接
AD9248中的比较器检测传感管脚处的电位，并将参考配置为四种可能的状态，如表7所示。如果传感器接地，参考放大器开关连接至内部电阻分压器（见图35），将VREF设置为1 V。将传感器引脚连接至VREF将参考放大器输出切换至传感器引脚，完成回路并提供0.5 V参考输出。如图36所示，如果连接了电阻分压器，则开关再次设置为检测引脚。这使参考放大器处于非垂直模式，VREF输出定义为：VREF= 0.5 × (1 + R2/R1)
在所有参考配置中，REFT和REFB驱动ADC核心并建立其输入范围。ADC的输入范围始终等于内部或外部参考的参考引脚电压的两倍。
外部参照操作
可能需要使用外部基准来提高ADC的增益精度或改善热漂移特性。当多个adc彼此跟踪时，可能需要单个参考（内部或外部）以将增益匹配误差降低到可接受的水平。还可以选择高精度的外部基准来提供较低的增益和偏移温度漂移。图37显示了内部基准在1V和0.5V模式下的典型漂移特性。当检测管脚绑定到AVDD时，内部引用被禁用，允许使用外部引用。内部参考缓冲器用等效的7kΩ负载加载外部参考。内部缓冲区仍然为ADC核心生成正负满标度参考（REFT和REFB）。输入跨距总是参考电压值的两倍；因此，外部参考必须限制在1 V的最大值。如果AD9248的内部参考被用来驱动多个转换器以改善增益匹配，则必须考虑其他转换器的基准负载。图38描述了负载对内部参考电压的影响。
AD9248 LQFP评估委员会
评估板支持AD9238和AD9248，有五个主要部分：时钟电路、输入、参考电路、数字控制逻辑和输出。下面是对每个部分的描述。表8显示了comment列中的跳线设置和注释假设。
评估板需要四个到TB1的电源连接：DUT的模拟电源、车载模拟电路电源、数字驱动器DUT电源和车载数字电路电源。建议使用单独的模拟和数字电源，每个电源上3 V为标称电压。每个电源在船上是分离的，每个IC包括DUT，在本地解耦。所有的地面都应该绑在一起。
时钟电路
时钟电路设计用于低抖动正弦波源，在驱动74VHC04十六进制逆变芯片（U8和U9）之前进行交流耦合和电平移位，其输出将时钟提供给部件。水平移位电路上的电位计（R32和R31）允许用户根据需要改变占空比。正弦波的振幅必须足够大，以便六角逆变器的跳闸点和电源内，以避免削波噪声。为了确保零件内部有50%的占空比，AD9248-65有一个片内占空比稳定器电路，该电路通过插入跳线JP11来启用。占空比稳定器电路只能在时钟频率高于40毫秒/秒时使用。
每个通道都有自己的时钟电路，但通常两个时钟管脚都由一个74VHC04驱动，焊料跨接线JP24用于将时钟管脚连接在一起。当时钟引脚连接在一起且仅使用一个74VHC04时，必须拆下另一个信道的串联端接电阻器（R54或R55，取决于使用的是哪一个逆变器）。
为每个信道创建一个数据捕获时钟，并将其发送到输出缓冲器，以便在需要时在数据捕获系统中使用。必要时，跳线JP25和跳线JP26用于反转数据时钟，并可用于调试数据捕获时间问题。
模拟输入
AD9248通过差分输入获得最佳性能。评估板对每个通道有两个输入选项，一个变压器（XFMR）和一个AD8138，它们都执行单端到差分转换。XFMR具有最佳的高频性能，AD8138非常适合于直流评估、低频输入和在不加载单端信号的情况下差分驱动ADC。
两个输入选项的共模电平均通过AVDD电源上的电阻分压器设置为“中间供电”，但也可以使用（测试点）TP12、TP13（用于AD8138s）和TP14、TP15（用于XFMRs）通过外部电源进行过驱动。对于使用AD8138时满标度输入信号的低失真，将跳线JP17和跳线JP22置于位置B，并在TP10和TP11测试点上放置外部负电源。
为了获得最佳性能，在信号源之后、评估板之前使用低抖动输入源和高性能带通滤波器（见图39）。对于XFMR输入，通道A使用焊接跨接线JP13和JP14，通道B使用跨接线JP20和JP21。对于AD8138输入，通道A使用焊接跨接线JP15和JP16，通道B使用跨接线JP18和JP19。从未使用的跨接线上清除所有焊料。
参考电路
评估板电路允许用户通过一系列跳线选择参考模式，并在必要时提供外部参考。请参阅表9以查找每个参考模式的跳线设置。板上的外部基准是一个简单的电阻分压器/齐纳二极管电路，由一个AD822（U4）缓冲。POT（R4）可用于改变外部基准的电平，以微调ADC满刻度。
数字控制逻辑
评估板上的数字控制逻辑是一系列跳线和下拉电阻器，用作AD9248上以下管脚的数字输入：每个通道的断电和输出启用条、占空比恢复电路、双补输出模式、共享参考模式和MUX U选择管脚。正常操作跳线位置见表8。
输出
AD9248的输出（和前面讨论的数据时钟）由74VHC541s（U2、U3、U7、U10）缓冲，以确保DUT输出的正确负载，以及对系统下一部分的额外驱动能力。74VHC541s是锁存器，但在这个评估板上，它们是有线的，起缓冲作用。如果需要，可以使用跳线JP30将数据时钟连接在一起。如果数据时钟已绑定，则必须移除R39或R40电阻器，具体取决于使用的时钟电路。
热因素
AD9248 LFCSP具有一个集成的热段塞，当它局部地连接到PCB的接地板上时，可以改善封装的热和电性能。一个热的（填充的）通过阵列到零件下面的一个地平面，为热量提供了一个通道，以逸出封装，降低结温。改进的电气性能也由于封装寄生效应减少，由于接近接地平面。建议阵列为0.3毫米通孔，间距为1.2毫米。θ=26.4°C/W，采用此推荐配置。将焊渣焊接到印刷电路板是该包装的要求。
