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AFE5805点击型号即可查看芯片规格书
特点
238226;8通道完整模拟前端：–LNA、VCA、PGA、LPF和ADC；超低，全通道噪声：–0.85nV/√Hz（TGC）–1.1nV/√Hz（CW）；低功率：–122mW/信道（40MSPS）–74mW/信道（CW模式）；低噪声前置放大器（LNA）：-0.75nV/√Hz–20dB固定增益–250mV线性输入范围；可变增益放大器：–增益控制范围：46dB；PGA增益设置：20分贝、25分贝、27分贝、30分贝；低通滤波器：–可选带宽：10MHz，15MHz–2阶；增益误差：±0.5dB；信道匹配：±0.25dB；失真，HD2:65dBfs，频率为5MHz；夹紧控制；快速过载恢复：两个时钟周期；12位模数转换器：–10MSPS至50MSPS–10MHz时69.5dB信噪比–串行LVDS接口；集成CW开关矩阵；15mm×9mm，135-BGA封装：–无铅（符合RoHS）和绿色。
应用
医学成像、超声波-便携式系统。
说明
AFE5805是一个完整的模拟前端设备，专门为需要低功率和小尺寸的超声系统设计。
AFE5805由八个通道组成，包括低噪声放大器（LNA）、压控衰减器（VCA）、可编程增益放大器（PGA）、低通滤波器（LPF）和具有低电压差分信号（LVDS）数据输出的12位模数转换器（ADC）。
LNA增益设置为20分贝增益，具有出色的噪声和信号处理能力，包括快速过载恢复VCA增益可在46dB范围内变化，AFE5805的所有通道共用0V至1.2V控制电压。
pga可编程增益为20db、25db、27db和30db。内部低通滤波器也可以编程为10MHz或15MHz。
adc的lvds输出减少了到asic或fpga的接口线的数量，从而使得便携式系统所需的高系统集成密度成为可能。ADC可以使用内部或外部参考操作。adc还具有信噪比（snr）增强模式，可用于高增益。
AFE5805有15mm×9mm的135球BGA封装，无铅（符合RoHS）和绿色。规定在0°C至+70°C的温度下运行。
请注意，关于德州仪器半导体产品的可用性、标准保证和在关键应用中的使用以及免责声明的重要通知出现在本数据表的末尾。
典型特征
AVDD U 5V=5.0V，AVDD1=AVDD2=DVDD=3.3V，LVDD=1.8V，单端输入LNA，交流耦合0.1mF，VCNTL=1.0V，fIN=5MHz，钳位禁用，LPF=15MHz，时钟=40MSPS，50%占空比，内部参考模式，ISET=56kΩ，LVDS缓冲设置=3.5mA，环境温度TA=+25°C，除非另有说明。
串行接口
AFE5805有一组内部寄存器，可通过由引脚CS（芯片选择，有效低）、SCLK（串行接口时钟）和SData（串行接口数据）构成的串行接口访问。当cs低时，会发生以下操作：
（1）、允许将位串行移位到设备中；
（2）、SData（串行数据）锁定在SCLK的每个上升沿；
（3）、SData在每24个SCLK上升沿加载到寄存器中。
如果字长超过24位的倍数，则忽略多余的位。数据可以在一个活动的CS脉冲内以24位字的倍数加载。前8位构成寄存器地址，其余16位构成寄存器数据。该接口可以工作在从20MHz到极低速（几赫兹）的SCLK频率，也可以工作在非50%的SCLK占空比。
寄存器初始化
通电后，内部寄存器必须初始化为各自的默认值。初始化可以通过以下两种方式之一完成：
1、通过硬件复位，在ADS复位引脚上施加低脉冲；
2、通过软件重置；使用串行接口，将第一位设置为高。设置此位将内部寄存器初始化为各自的默认值，然后自复位低位。在这种情况下，ADS U复位引脚保持高（非活动）。
建议在初始化阶段之后对以下寄存器进行编程电源纹波和时钟抖动的影响可以最小化。
输入时钟
默认情况下，AFE5805配置为与单端输入时钟一起工作；CLKP由CMOS时钟驱动，CLkm与“0”绑定。但是，通过将diff_clk编程为'1'，可以使设备在clkp和clkm上与差分输入时钟一起工作。使用低抖动差分时钟通常会提高信噪比性能。
如果输入时钟的占空比在45%到55%范围之外，建议启用内部占空比校正电路通过将en_DCC位设置为“1”来启用此电路。
外部参照
AFE5805可以通过将内部/外部引脚拉至“0”使其在外部参考模式下工作。在这种模式下，reft和refb管脚的驱动电压应分别为2.5v和0.5v，并且必须有足够的驱动强度来驱动每个adc对参考电压的开关电容负载。使用外部参考模式的优点是，可以使多个afe5805单元与相同的外部参考一起工作，从而改进诸如跨设备的增益匹配等参数。然而，在没有高驱动、差分外部基准的应用中，afe5805仍然可以通过cm引脚上的单个外部基准电压驱动。当ext_ref_vcm被设置为“1”（int/ext pin被设置为“0”）时，cm pin被配置为输入pin，reft和refb上的电压如等式1和等式2所示生成。
位时钟可编程性
AFE5805的输出接口通常是DDR接口，LCLK上升沿和下降沿转换在交替数据窗口的中间。图43显示了这个默认阶段。
lclk的相位可以使用bits-phase-ddr<1:0>相对于输出帧时钟和数据进行编程。图44显示了lclk相位模式。
除了在DDR模式下对LCLK的相位进行编程外，还可以通过将EN-SDR位设置为“1”，使设备在SDR模式下运行在该模式下，位时钟（lclk）以12倍于输入时钟的速度输出，或者是ddr模式下的两倍速度输出。根据fall_sdr的状态，lclk可以以图45所示的两种方式之一输出。如图45所示，只有LCLK上升（或下降）边缘用于捕捉SDR模式下的输出数据。
由于lclk频率变得非常高，sdr模式在超过40msps时不能很好地工作。
数据输出格式模式
默认情况下，ADC输出处于直偏移二进制模式。将BTC_MODE位编程为“1”将反转MSB，输出变为二进制2的补码模式。
默认情况下，帧的第一位（在FCLKP的上升沿之后）是ADC输出的LSB编程msb_first mode将反转字中的位顺序，并且msb将输出为fclkp上升沿之后的第一个位。
所示的通电时间基于参考管脚上的1mF旁路电容器twake是设备从关机模式完全唤醒所需的时间。AFE5805有两种断电模式：完全断电模式和部分断电模式。
（1）、完全断电模式下的时间≤50ms部分断电模式下的Twake≤2ms（前提是断电期间时钟未关闭）。
（2）、ADS_PD引脚可通过寄存器设置配置为部分断电模式。
操作理论
AFE5805是一个8通道、完全集成的模拟前端设备，控制LNA、衰减器、PGA、LPF和ADC，它实现了许多专有的电路设计技术，专门解决医疗超声系统的性能要求。它在高集成度下提供了无与伦比的低噪音和低功耗性能对于tgc信号路径，每个信道由20db固定增益低噪声放大器（lna）、线性in-db电压控制衰减器（vca）和可编程增益放大器（pga）以及钳位和低通滤波器级组成。通过逻辑接口进行数字控制，PGA增益可以设置为四种不同的设置：20dB、25dB、27dB和30dB。因此，在其最高设置下，AFE5805的总可用增益为50dB。为了便于超声系统所需的对数时间增益补偿，vca被设计为提供46db的衰减范围。在这里，所有通道都由外部控制电压在0V至1.2V范围内，而低噪声放大器的设计是由单端源驱动的，内部信号通路设计为全差分，最大限度地提高动态范围，同时优化低、偶数阶谐波失真。
通过将差分lna输出路由到v/i放大器级，实现了对连续波多普勒信号的处理，每个通道产生的信号电流连接到一个8×10的开关矩阵，该矩阵通过串行接口和相应的寄存器进行控制。CW输出通常路由到无源延迟线，该无源延迟线允许有源信道的相干求和（波束形成）和额外的片外信号处理，如图46所示。
不使用CW路径的应用程序可以在TGC模式下简单地操作AFE5805。在此模式下，CW块（V/I放大器和开关矩阵）保持断电，CW输出可以保持不连接。
低噪声放大器（LNA）
与许多高增益系统一样，前端放大器对于达到一定的整体性能水平至关重要AFE5805的低噪声放大器采用了一种新的专有结构，与具有类似噪声性能的CMOS结构相比，它在非常低的静态电流下工作，具有优异的低噪声性能。
LNA执行单端输入到差分输出电压转换，并配置为固定增益20dB（10V/V）。超低输入参考噪声仅为0.7nV/√Hz，以及线性输入范围为250MVPP，结果是动态范围，支持高要求PW和CW超声成像模式。更大的投入LNA可以接受信号，但失真随着输入信号电平的降低，性能下降增加。LNA输入被内部偏置到大约+2.4V；信号源应该由适当大小的电容器耦合到LNA输入。在内部，LNA直接驱动VCA，避免了交流耦合架构的典型缺点，如过载恢复慢。
压控衰减器（VCA）
vca设计成具有线性in-db衰减特性；也就是说，对于控制电压（vcntl）的每一等增量，平均增益损失（db）是恒定的。图47显示了VCA阶段的简化示意图。
衰减器本质上是一个可变分压器它由串联输入电阻（RS）和八个相同的并联FET组成，并联放置并由顺序激活的限幅放大器（A1到A8）控制。每个限幅放大器可以理解为具有软传输特性和良好控制的输出极限电压的专用电压比较器。参考电压v1到v8在0v到1.2v控制电压范围内等距分布。当控制电压升高时每个限幅放大器的输入范围,放大器输出从0V（FET完全打开）上升到VCM–VT（FET几乎关闭），其中VCM是公共电源电压和vt是阈值场效应管的电压当每个场效应管接近关闭时状态和控制电压继续升高，下一个限幅放大器/场效应管组合接管分段线性衰减的下一部分特点。
因此，低的控制电压使FET的大部分接通，产生最大的信号衰减。类似地，高控制电压关闭FET，导致最小的信号衰减。因此，每个场效应管的作用是降低由rs和并联场效应管网络形成的分压器的并联电阻。
可编程后增益放大器（PGA）
跟随VCA是可编程的后增益放大器（PGA）图48显示了一个简化的PGA的示意图，包括夹紧阶段。这个pga的增益可以配置为4不同的增益设置：20db、25db、27db和30db，可通过串行端口编程；见表10。PGA结构包括一个差分、可编程增益电压-电流转换器级，然后是跨阻放大器，以缓冲差分输出的每一侧。低输入噪声也是PGA设计的一个要求，因为可以在前一VCA级应用大量的信号衰减在最小VCA衰减（用于小输入信号），LNA噪声占主导地位；在最大VCA衰减（大输入信号），衰减器和pga噪声占主导地位。
可编程夹紧为了进一步优化整个TGC信道的过载恢复行为，AFE5805集成了一个可编程的钳位级，如图49所示为了防止滤波器电路被驱动到过载状态，其结果是延长了恢复时间。可编程通过串行接口，箝位电平可以被设置为钳位信号电平到大约1.7VPP差动，或者被禁用。禁用钳位功能会使全设备的3.3V模拟电源（AVDD2）的电流消耗增加约3ma。注意，启用钳制功能后，三次谐波失真增加。
低通滤波器
AFE5805在可编程低通滤波器（lpf）的形式频道。LPF被设计成一个差动的，主动的，近似贝塞尔的二阶滤波器特性，通常每倍频程衰减12dB。图49显示了差分有源低通滤波器。可编程通过串行接口，-3dB频率转角可以设置为10MHz或15MHz这个同时为所有通道设置滤波器带宽。
模数转换
AFE5805模数转换器采用流水线转换器架构由多位和单位组合而成内部实习。每个阶段都将其数据馈送到数字纠错逻辑，确保卓越差分线性度，差分线性度无漏码，12位电平无漏码。
每个通道给出的12位被串行化并以lvds格式在一对管脚上发送，afe5805的所有8个通道都从一个公共输入时钟（clkp/m）运行。八个信道中的每一个的采样时钟是使用精心匹配的时钟缓冲树从输入时钟生成的。序列化器所需的12x时钟是使用锁相环（pll）从clkp/m内部生成的。一个6x和一个1x时钟也输出为LVDS格式，与数据一起，以便于数据捕获。AFE5805工作于内部产生的参考电压，这些参考电压经过微调以改善设备之间的增益匹配，并提供操作设备的选项，而无需外部驱动和布线参考线。REFT和REFB的标称值分别为2.5V和0.5V。参考文献在内部被缩小了2倍。VCM（REFT和REFB的共模电压）也可通过引脚从外部获得，名义上为1.5V。
ADC输出将转到一个序列化程序，该序列化程序使用由锁相环产生的12倍时钟。每个通道的12个数据位被序列化并首先发送lsb。除了序列化数据外，序列化程序还生成1X时钟和6X时钟。这些时钟的生成方式与序列化数据的生成方式相同，因此这些时钟与数据保持完美同步。序列化程序的数据和时钟输出使用lvds缓冲区进行外部缓冲。使用lvds缓冲器对外传输数据具有多个优点，例如减少了输出管脚的数量（节省了板上的布线空间）、降低了功耗以及减少了数字噪声耦合到afe5805内部模拟电路的影响。
应用程序信息
虽然LNA被设计为全差分放大器，但它被优化为执行单端输入-差分输出转换图50显示了一个LNA通道的简化示意图。通过8KΩ电阻器，在LNA输入端内部施加+2.4V的偏置电压（Vb）。此外，专用信号输入（In-pin）包括一对背对背二极管，在输入信号上升到非常大的水平（超过0.7V PP）时提供粗略的输入箝位功能。该配置防止LNA被驱动到严重过载状态否则可能导致过载恢复时间延长。集成的二极管被设计成处理直流电流达到大约5Ma。根据应用要求，可以通过在LNA输入端添加外部肖特基二极管来改善系统过载特性，如图50所示。
如图50所示，互补LNA输入（V bl pin）由一个小电容器内部解耦。此外，对于每一个输入通道，都有一个单独的v bl管脚用于外部旁路。这个绕过应该用一个小的，0.1MF（典型）陶瓷电容器放置在非常接近每个VBL引脚。应注意为该旁路电容器提供低噪声模拟接地。噪声接地电位可能导致噪声被拾取并注入信号路径，从而导致更高的噪声水平。
LNA闭环体系结构在内部在不需要的情况下补偿最大稳定性外部补偿元件（电感或电容器）同时，总投入电容保持在最小值只有16pF。这种结构将信号的任何负载降到最低否则可能导致频率相关分压器。而且闭环设计产生非常低的偏移和偏移漂移；这种考虑很重要，因为LNA直接驱动后续电压控制衰减器。
AFE5805的低噪声放大器利用双极工艺技术的优点，实现了0.7nV/√Hz的极低噪声电压和3pa/√Hz的低电流噪声。使用这些输入参考噪声规范，AFE5805在广泛的源电阻和频率范围内获得非常低的噪声系数（参见图16，噪声系数与频率的关系典型特征）最佳噪声功率匹配源阻抗大约200欧。AFE5805输入的更多细节噪声性能显示在特征图。
过载恢复
AFE5805是专门为超声波应用而设计的，在这种应用中，前端设备需要从过载状态中快速恢复。这种过载可能是发射脉冲馈入或强回波的结果，这可能导致lna、pga和adc过载。如前所述，lna输入由一对背靠背二极管进行内部保护，以防止lna严重过载。图51说明了超声波接收通道前端，包括典型的外部过载保护元件。在这里，四个高压开关二极管配置在桥接配置并形成发送/接收（T/R）开关。在传输期间，高压来自脉冲发生器的脉冲被施加到传感器元件上，T/R开关将敏感的LNA输入与高压信号隔离开来。然而，很常见的情况是，高达几伏的快速瞬变通过T/R开关泄漏，并可能使接收器过载。因此，在t/r开关和lna输入之间放置一对额外的钳位二极管。为了将过电压限制在较小的水平，通常使用肖特基二极管（如Infineon®的BAS40系列）。例如，夹紧到±0.3V可显著降低整体过载恢复性能。T/R开关特性在很大程度上取决于二极管的偏置电流，可以通过调整3kΩ电阻值来设置偏置电流；例如，设置较高的电流水平可能会导致开关特性的改善和噪声贡献的降低典型的前端保护电路可将2nV/√Hz的噪声按顺序加到信号路径上。噪声的增加也取决于终端电阻（RT）的值。
如图51所示，前端电路应该是电容耦合到lna信号输入（in）。这个耦合确保LNA输入偏置电压+维持2.4V，并与任何其他LNA前的偏压。在AFE5805中，LNA或PGA都可能发生过载。t/r开关馈通会导致lna过载，在信号增益较高的情况下，通过近场强回波可以将pga驱动到过载状态。在任何情况下，AFE5805都针对非常短的恢复时间进行了优化，如图51所示。
VCA增益控制八个通道中每个通道的衰减器（VCA）
AFE5805由单端控制信号输入VCNTL引脚控制。控制电压范围从0V到1.2V，参照地。该控制电压改变VCABASE的线性衰减特性，其最大衰减（最小增益）为VCNTL＝0V，最小衰减（最大增益）为VCNTL=。1.2V.表17显示了每种四个PGA增益设置。总增益范围为通常为46dB，保持恒定，与选择的PGA；最大增益列反映全信号路径的绝对增益包括20dB固定LNA增益和可编程PGA获得。
如前所述，vca架构使用八个衰减器段的间隔相等以近似线性的方式获得dB增益控制斜率。这种近似导致单调的斜率，增益纹波通常小于±0.5分贝。
AFE5805增益控制输入具有大约-15dB的-3dB带宽。这种宽频带虽然在许多应用中有用，但可以允许高频噪声调制增益控制输入。实际上，这种调制很容易如图52所示，通过控制输入的额外外部滤波（rf和cf）来避免。将控制电压从0V步进到1.2V，增益控制响应时间通常小于500ns，以稳定在1VPP（–6dBFS）输出的最终信号电平的10%内。控制电压输入（VCNTL引脚）表示高阻抗输入。使用每个设备的VCNTL管脚，可以并行连接多个AFE5805设备，而不会产生明显的负载效应。请注意当v cntl管脚未连接时，它会浮到一个大约+3.7V的电势。对于任何高于1.2V和5.0V的电压电平，VCA继续工作在其最小衰减水平；然而，建议将电压限制到大约。1.5V或更低。
当AFE5805在CW模式下工作时，衰减器级与LNA输出保持连接因此，建议将VCNTL电压设置为+1.2V，以最小化LNA输出的内部负载在降低功耗和改善失真性能方面也可以实现小的改进。
连续波多普勒处理
AFE5805集成了实现连续波多普勒处理电路所需的许多元件，例如每个信道的V/I转换器和具有8输入10输出（8×10）配置的交叉点开关矩阵。为了将AFE5805从默认TGC模式操作切换到CW模式，VCA控制寄存器的位D5必须更新为低（“0”）；见表5此设置还允许访问确定开关矩阵配置的所有其他寄存器（参见输入寄存器位映射表）。为了处理连续波信号，LNA内部馈入差分V/I放大器级。v/i放大器的跨导通常为15.6ma/v，输入信号为100mvpp。为了正常工作，CW输出必须连接到+2.5V的外部偏置电压。每个CW输出设计为接收0.9mA的小直流电流，并可提供高达2.9mAP的信号电流。
然后产生的信号电流通过8×10开关矩阵。根据开关矩阵的编程配置，任何V/I放大器电流输出都可以连接到10个CW输出中的任何一个。这种设计是一个简单的电流求和电路，使得每个连续波输出可以表示任何或所有通道电流的总和化学武器输出通常被路由到无源LC延迟线，允许信号的相干求和。在求和之后，cw信号路径进一步包括一种高动态范围混频器，用于下变频到I/Q基带信号。然后，i/q信号受到频带限制（即，低频内容是移除）在一对高分辨率，低采样率的adc。
时钟输入
设备上的八个通道由一个时钟输入操作。为了确保所有信道的孔径延迟和抖动相同，afe5805使用时钟树网络来为每个信道生成单独的采样时钟。所有信道的时钟路径从源点到采样电路匹配。此体系结构确保所有通道的性能和计时相同。使用时钟树进行匹配引入了一个孔径延迟，其定义为FCLK上升沿与实际采样瞬间之间的延迟所有信道的孔径延迟都匹配到最佳程度在同一芯片内的八个ADC的孔径瞬间之间可能存在±20PS（±3s）的失配。然而，adc的孔径延迟两个不同的芯片可以相隔几百皮秒。
AFE5805可以在CMOS单端时钟模式（默认为diff_clk=0）或差分时钟模式（sine、lvpecl或lvds）下工作。在单端时钟模式下，clkm必须强制为0vdc，并且在clkp管脚上应用单端cmos,图54显示了这个操作。
