特征
24位-无缺失代码；19位有效分辨率高达；20kHz数据速率；低噪声：1.8ppm；四个差分输入；inl:15ppm（最大值）；外部参考（0.5V至5V）；断电模式；同步模式；低功率：20kHz时为8MW，10KHz时为5MW。
说明
ADS1253是一款精度高、动态范围宽的Deltasigma模数转换器，24位分辨率，单电源+5V供电。delta-sigma体系结构用于广泛的动态范围和24位的无遗漏代码性能。对于高达20khz的转换速率，可获得19位（1.8ppm均方根噪声）的有效分辨率。
ADS1253设计用于心脏诊断、智能变送器、工业过程控制、体重秤、色谱和便携式仪器中的高分辨率测量应用。该转换器包括一个灵活的，2线同步串行接口，低成本隔离。
ADS1253是一个4通道转换器，以SSOP-16封装提供。
操作理论
ADS1253是一个高精度、高动态范围、24位、δ-西格玛、A/D转换器，能够在高数据速率下实现非常高分辨率的数字结果。模拟输入信号的采样速率由系统时钟（clk）的频率决定。采样的模拟输入由delta-sigma a/d调制器进行调制，然后是数字滤波器。一个sinc5数字低通滤波器处理delta-sigma调制器的输出并将结果写入数据输出寄存器。DOUT/DRDY引脚拉低，表示外部微控制器/微处理器可以读取新数据。如前页的框图所示，ads1253的主要功能块是四阶delta-sigma调制器、数字滤波器、控制逻辑、输入多路复用器和串行接口。这些功能块中的每一个都在下面的章节中描述。
模拟输入
ADS1253包含全差分模拟输入。为了提供低系统噪声、98db的共模抑制和优良的电源抑制，设计拓扑基于全差分开关电容架构。当参考输入电压等于+4.096V时，双极输入电压范围为-4.096至+4.096V。双极范围与-vin有关，而与gnd无关。
模拟输入的输入阻抗随ADS1253系统时钟频率（CLK）的变化而变化。关系为：AIN阻抗（Ω）=（8MHz/clk）•210000。
对于模拟输入信号，器件的整体模拟性能受三个方面的影响：第一，输入阻抗会影响精度。如果输入信号的源阻抗是显著的，或者如果在ads1253之前存在无源滤波，则信号的显著部分可以通过该外部阻抗丢失。效果的大小取决于所需的系统性能。
其次，必须限制输入或输出模拟输入的电流。在任何情况下，输入或输出模拟输入的电流都不应超过10mA。
第三，为了防止输入信号的混叠，模拟输入信号必须是带限的。A/D转换器的带宽是系统时钟频率的函数。当系统时钟频率为8MHz时，数据输出速率为20.8kHz，A–3dB频率为4.24kHz。-3db频率与系统时钟频率成比例。
为确保ADS1253的最佳线性度，建议使用全差分信号，且两侧对地电容必须相等。
有关ADS1253输入结构的更多信息，请参阅上的应用说明SBAA086。
输入多路复用器
chs1和chs0管脚用于选择模拟输入通道，如表1所示。建议更换通道的方法是在完成前一通道的转换并读取后更换通道。当一个通道被改变时，内部逻辑感应到CLK下降沿上的变化并重置转换过程。新通道的转换数据有效在频道改变后的第一天。
当复用输入时，可以实现接近4kHz的采样率。这是因为它需要五个内部转换周期才能完全解决数据还必须在更改频道之前读取。DRDY信号表示五个周期后的有效结果。
双极输入
ADS1253的每个差分输入必须保持在AgNd–0.3V和VDD+0.3V之间。当参考电压低于VDD的一半时，一个输入可以与参考电压绑定，另一个输入可以从0V到2•Vref。通过使用具有单个放大器和四个外部电阻器的三运放电路，ADS1253可以配置为接受参考接地的双极输入。使用图1所示的电阻值，可以将传统的±2.5V、±5V和±10V输入范围连接到ADS1253。
δ-西格玛调制器
ADS1253以8MHz的标称系统时钟频率工作。调制器频率相对于系统时钟频率是固定的。系统时钟频率除以6得到调制器频率。因此，当系统时钟频率为8mhz时，调制器频率为1.333mhz。此外，调制器的过采样率相对于调制器频率是固定的。调制器的过采样率为64，当调制器频率为1.333mhz时，数据速率为20.8khz。如表二所示，使用较慢的系统时钟频率将导致较低的数据输出速率。
参考输入
在8MHz系统时钟下，参考输入的平均电流为32微安。该电流将与系统时钟成比例。建议ADS1253使用缓冲引用。推荐的参考电路如图2所示。
高于4.096V的参考电压将增加满标度范围，而转换器的绝对内部电路噪声保持不变。这将降低全尺寸PPM的噪声，从而提高有效分辨率（见典型特征曲线，均方根噪声与VREF电压）。
数字滤波器
ads1253的数字滤波器，称为sinc5滤波器，基于来自delta-sigma调制器的最新输出来计算数字结果。在最基本的层次上，数字滤波器可以被认为是简单地以加权形式平均调制器结果，并将该平均值表示为数字输出。数字输出速率或数据速率直接随系统时钟频率缩放。这允许通过改变系统时钟频率在非常宽的范围（五个数量级）内改变数据输出速率。但是，需要注意的是，滤波器的–3db点是数据输出速率的0.2035倍，因此数据输出速率应留出足够的裕度，以防止相关信号衰减。
由于转换结果本质上是一个平均值，数据输出速率决定了数字滤波器中产生的凹口的位置（见图3）。注意，第一个陷波器位于数据输出速率频率，随后的陷波器位于数据输出速率的整数倍处，以便不仅抑制基频，而且抑制谐波频率。以这种方式，数据输出速率可用于设置数字滤波器响应中的特定陷波频率。
图2.推荐的外部电压参考电路，以获得最佳的低噪声运行与ADS1253。
例如，如果需要抑制电源线频率，则可以简单地将数据输出速率设置为电源线频率。对于50赫兹抑制，系统时钟频率必须为19.200千赫，这将数据输出速率设置为50赫兹（见表一和图4）。对于60Hz抑制，系统CLK频率必须为23.040kHz，这将数据输出速率设置为60Hz（见表I和图5）。如果要求同时拒绝50赫兹和60赫兹，则系统CLK必须为3.840千赫；这将数据输出速率设置为10赫兹，并拒绝50赫兹和60赫兹（见表一和图6）。
使用较低的数据输出速率还有一个额外的好处。它能更好地抑制频率上的信号兴趣范围。例如，在50赫兹的数据输出速率下，75赫兹的有效信号可以在25赫兹假频回到通带。这是因为在75Hz时，阻带频率比第一个陷波频率高的情况下，抑制可能只有66dB（见图4）。然而，将数据输出速率设置为10Hz在75Hz时提供135dB抑制（见图6）。在接近数据输出速率的频率下也获得了类似的好处（参见图7、8、9和10）。例如，对于50赫兹的数据输出速率，55赫兹时的抑制可能只有105分贝（见图7）。然而，在10Hz数据输出速率下，55Hz时的抑制为122dB（见图8）。如果较慢的数据输出速率不符合系统要求，则可以设计模拟前端以提供所需的衰减，以防止混叠。另外，可以提高数据输出速率，并且可以在处理器或控制器中进行额外的数字滤波。
应用说明：可从TI网站下载的用于计算ADS1250-54（SBAA103）频率响应的电子表格为计算任何CLK频率的ADS1250频率响应提供了一个简单的工具。
数字滤波器由以下传递函数描述：
数字滤波器需要五次转换才能完全稳定。调制器的过采样率为64，因此需要5•64或320个调制器结果（或时钟）才能完全解决。由于调制器时钟是从clk（调制器时钟=clk÷6）导出的，因此数字滤波器完全稳定所需的系统时钟数为5•64•6或1920 clk。这意味着，模拟输入的任何重大阶跃变化都需要五次完整的转换才能解决。但是，如果模拟输入的阶跃变化与DOUT/DRDY脉冲，需要六次转换以确保完全稳定。
控制逻辑
控制逻辑用于ADS1253的通信和控制。
上电顺序
通电前，所有数字和模拟输入引脚必须低。通电时，这些信号输入可能偏向于0V以外的电压，但是，它们不应超过+VDD。
一旦ADS1253通电，DOUT/DRDY线将在第一次转换时低脉冲，对于第一次转换，模拟输入信号的数据有效。
杜特/杜迪
dout/drdy输出信号在两种操作模式之间交替。第一种操作模式是数据就绪模式（DRDY），用于指示新数据已加载到数据输出寄存器中并准备好读取。第二种操作模式是数据输出（dout）模式，用于串行地将数据移出数据输出寄存器（dor）。时间域分区如图11所示-drdy和dout函数的ing。dout/drdy的基本计时见图13。在t2、t3和t4定义的时间内，dout/drdy管脚DRDY模式下的功能。dout/drdy管脚的状态。
在新数据内部传输到DOR之前处于高位。A/D转换的结果从最高有效位（msb）写入到最低有效位（LSB）在T1规定的时间内。然后，dout/drdy线在t2定义的时间内脉冲低，然后在t3定义的时间内驱动线高，以指示可以读取新数据。在这一点上，dout/drdy管脚的功能变为dout模式。数据在t7之后在管脚上移位。如果msb高（由于结果为负）时间t3结束后，dout/drdy信号将保持高电平。与ads1253通信的设备可以在t6规定的时间后向ads1253提供sclk。从ADS1253读取数据的正常模式是，读取ADS1253的设备将数据锁定在SCLK的上升沿上（因为数据从SCLK下降沿上的ADS1253中移出）。为了检索有效数据，必须在dout/drdy pin恢复到drdy模式。
如果在DOUT期间未向ADS1253提供SCLK模式下，DOR的msb出现在dout/drdy行上，直到t4定义的时间开始。如果在dout模式下对ads1253进行不完全读取（即提供的sclk少于24个），则dout/drdy行上存在最后一位读取的状态，直到t4定义的时间开始。如果在DOUT模式下提供超过24个SCLK，则DOUT/DRDY线将保持低电平，直到T4定义的时间为止。
用于将dout/drdy上的数据移出的内部数据指针在t1和t4定义的时间的下降沿上重置。这样可以确保在drdy模式始终是新数据的msb。
同步多个转换器
SCLK的正常状态为低；但是，通过保持SCLK高，可以同步多个ADS1253S。这是通过保持SCLK高至少四个，但少于20个，连续的DOUT/DRDY周期来实现的。在ADS1253电路检测到SCLK已保持高电平四个连续的dout/drdy周期，dout/drdy管脚脉冲低一个clk周期，然后保持高，调制器保持在复位状态。调制器将从复位中释放，同步发生在SCLK的下降沿上。对于多个转换器，SCLK的下降沿转换必须在所有设备上同时发生。它是需要注意的是，在同步之前，系统中多个ADS1253S的DOUT/DRDY脉冲在一个DRDY周期内的定时可能会有差异。因此，为了确保同步，SCLK必须保持高电平至少5戴博士循环。坠落后的第一个脉搏sclk的边缘出现在t14。第一个dout/drdy脉冲表示有效数据。
断电模式
SCLK的正常状态为低；但是，保持SCLK高，ADS1253将进入断电模式。这是通过保持SCLK高至少20来实现的连续的dout/drdy周期。在ADS1253电路检测到SCLK已保持高电平四个连续的dout/drdy周期，dout/drdy管脚脉冲低一个clk周期，然后保持高，调制器保持在复位状态。如果SCLK保持在高位对于额外的16个dout/drdy周期，ADS1253将进入掉电模式。该部件将从SCLK下降沿上的断电模式中释放。需要注意的是，在四个dout/drdy周期后，dout/drdy管脚保持在高位，但在另外16个dout/drdy周期内不会进入断电模式。sclk下降沿后的第一个dout/drdy脉冲发生在t16，表示有效数据。随后的dout/drdy脉冲将正常发生。
串行接口
ADS1253包括一个简单的串行接口，可以通过多种方式连接到微控制器和数字信号处理器。与ADS1253控制器局域网的通信在通电后第一次检测到DOUT/DRDY脉冲时开始。
需要注意的是，来自ADS1253的数据是首先以偏移二进制2的补码格式发送的24位结果msb。
数据必须在ADS1253进入前打卡drdy模式，确保接收有效数据，如所述在本数据表的dout/drdy部分。
隔离
ADS1253的串行接口提供了简单的隔离方法。CLK信号可以是ADS1253，只需要两个信号（SCLK和dout/drdy）用于隔离数据采集。信道选择信号（chs0，chs1）也需要隔离，除非使用计数器自动多路复用信道。
布局
电源
电源必须调节良好，噪音低。对于要求ADS1253非常高分辨率的设计，电源抑制将是一个问题。避免在设备下运行数字线路，因为它们可能会将噪声耦合到模具上。高频噪声可以电容耦合到器件的模拟部分，并将混叠回数字滤波器的通带，影响转换结果。这种时钟噪声会引起偏移误差。
接地
系统设计的模拟和数字部分应仔细、干净地划分。每个部分都有自己的地平面，它们之间没有重叠。GND应连接到模拟接地平面，以及所有其他模拟接地。不要将模拟和数字接地平面连接到电路板上，而是用中等信号轨迹连接两个接地平面。对于多个转换器，在一个位置将两个接地平面尽可能地连接到所有转换器的中心。在某些情况下，可能需要进行实验以找到将两个平面连接在一起的最佳点。印刷电路板可设计为通过短接提供不同的模拟/数字接地连接。初始原型可用于确定哪个连接最有效。
脱钩
ADS1253和设计中的所有组件都应采用良好的去耦方法。所有去耦电容器，特别是0.1μf陶瓷电容器，应尽可能靠近被去耦的管脚放置。应使用1μf至10μf电容器与0.1μf陶瓷电容器并联，以将VDD与GND分离。
系统注意事项
电源和接地的建议将根据整个系统的要求和具体设计而改变。实现24位的噪声性能要比实现12位的噪声性能困难得多。一般来说，一个系统可以分为四个不同的阶段：
（1）、模拟处理
（2）、ADS1253的模拟部分
（3）、ADS1253的数字部分
（4）、数字处理
对于由最小模拟信号处理（基本滤波和增益）、微控制器和一个时钟源组成的最简单系统，可以通过公共电源为所有组件供电来实现高分辨率。此外，所有组件可以共享一个公共接地平面。因此，模拟电源和地面、数字电源和地面之间没有区别。布局仍然应该包括一个电源平面、一个接地平面和小心的解耦。在更极端的情况下，设计可以包括：
（1）、多个ADS1253S
（2）、广泛的模拟信号处理
（3）、一个或多个微控制器、数字信号处理器或微处理器
（4）、许多不同的时钟源
（5）、与各种其他系统的互连
这种设计很难达到高分辨率。方法是将系统分成尽可能多的不同部分。例如，每个ads1253可以有自己的模拟处理前端。
术语定义
已尝试与本数据表中使用的术语保持一致。在这方面，每一术语的定义如下：
模拟输入差动电压-对于完全差分的模拟信号，可以将电压范围与仪表放大器的电压范围进行比较。例如，如果ADS1253的两个模拟输入均为2.048V，则差分电压为0V。如果一个模拟输入为0V，而另一个模拟输入为4.096V，则差分电压大小为4.096V。这种情况下，无论哪一个输入为0V，哪一个输入为4.096V。然而，数字输出结果是完全不同的。模拟输入差动电压由以下方程式给出：+VIN – (–VIN)
当模拟输入差分电压为正时产生正数字输出，而当差分为负时产生负数字输出。例如，当转换器配置有4.096V参考电压时，会产生正满标度输出，而模拟输入差分为4.096V。当差分电压为-4.096V时，会产生负满标度输出。在每种情况下，实际输入电压必须保持不变在-0.3V至+VDD范围内。
实际模拟输入电压-任何一个模拟输入端相对于GND的电压。
满标度范围（FSR）-与大多数A/D转换器一样，ADS1253的满标度范围被定义为产生正满标度数字输出的输入减去产生负满标度数字输出的输入。例如，当转换器配置有4.096V参考电压时，差动满标度范围为：
[4.096V (positive full-scale) – (–4.096V) (negative full-scale)] = 8.192V
最低有效位（LSB）权重-这是为了观察一个最低有效位的输出数据的变化，模拟输入端的差分电压必须改变的理论电压量。计算如下：
其中n是数字输出中的位数。转换周期-这里使用的转换周期是指到dout/drdy脉冲之间的时间段。
有效分辨率-在特定配置中的ads1253可以用两种不同的单位表示：位rms（参考输出）和μvrms（参考输入）。直接从转换器的输出数据计算，每一个都是基于给定数量的结果的统计计算。噪声是随机出现的；rms值代表一个标准差的统计度量。以位表示的er可计算如下：
每次计算中的2•vref表示ADS1253的满标度范围。这意味着两个单元都是分辨率的绝对表达式不同配置下的性能可以直接进行比较，而不管单元是什么。FMOD公司-调制器的频率和输入的采样频率。
数据-数据输出速率：
降噪-对于随机噪声，采用平均法可以提高er。结果是噪音降低了因子√n，其中n是平均数，如表5所示。这可用于以较低的数据速率实现真正的24位性能。要达到24位的分辨率，必须累积超过24位。需要36位累加器来实现24位的er。以下使用VREF=4.096V，ADS1253输出数据为20kHz，4096点平均值需要204.8ms。如果输入信号在这期间漂移，则平均值的好处将降低200米。
