特征:
10兆赫至300兆赫输入频率；6.8 kHz至270 kHz输出信号带宽；7.5dB单边带噪声系数（SSB NF）；7.0 dBm输入三阶截距（IIP3）；AGC自由范围高达-34 dBm 12 dB连续AGC范围；16分贝前端衰减器；基带I/Q 16位（或24位）串行数字输出；lo和采样时钟合成器；可编程抽取因子、输出格式、AGC和合成器设置；370Ω输入阻抗；2.7 V至3.6 V电源电压；低电流消耗：17毫安；48导LFCSP封装。
应用：
多模窄带无线电产品；模拟/数字UHF/VHF FDMA接收机；利乐，APCO25，GSM/EDGE；便携式和移动无线电产品；卫星通信终端。
一般说明
AD9864是一个通用中频子系统，它将低电平、10兆赫至300兆赫中频输入数字化，信号带宽从6.8千赫至270千赫不等。AD9864的信号链由一个低噪声放大器（LNA）、一个混频器、一个带通∑-△模数转换器（ADC）和一个具有可编程抽取因子的抽取滤波器组成。自动增益控制（AGC）电路提供AD9864 12分贝的连续增益调整。辅助块包括时钟和本地振荡器（lo）合成器。
AD9864的高动态范围和由带通∑-∏转换器提供的固有抗混叠允许设备处理比所需信号强达95分贝的阻塞信号。此属性通常通过减少中频过滤要求来降低无线电的成本。此外，它还支持不同信道带宽的多模无线电，允许为最大信道带宽指定if滤波器。
SPI端口编程AD9864的许多参数，允许设备针对任何给定的应用程序进行优化。可编程参数包括合成器分频比、AGC衰减和攻击/衰减时间、接收信号强度级别、抽取因子、输出数据格式、16dB衰减器和选定的偏置电流。
AD9864采用48线LFCSP封装，可从单个2.7 V至3.6 V电源供电。总功耗通常为56mw，通过串行接口提供断电模式。
单边带噪声系数（SSB NF）噪声系数（nf）是指中频输入信号经过某一部件或系统后，其信噪比性能（单位为分贝）的下降。它可以用方程来表示：
术语ssb适用于包含混频器的外差系统。它表示所需的信号频谱仅位于lo频率的一侧（即单边带）；因此，无噪混频器的噪声系数为3db。
AD9864的SSB噪声系数由以下公式确定：
其中：在磷在是未调制载波的输入功率；bw是噪声测量带宽；-174 dBm/Hz是293 K时的热噪声地板。
信噪比是AD9864的测量信噪比，单位为分贝。请注意，p设置为-85 dbm，以最小化由于来自rf和lo信号发生器的相位噪声而导致的测量snr的任何退化。选择if频率、clk频率和抽取因子以最小化落在测量带宽内的任何杂散分量。还要注意，数据表规范使用10 kHz的带宽。本数据表中提及的所有噪声系数均表示单边带噪声系数。
输入三阶截距（IIP3）
iip3是一个用于确定组件或系统对来自其三阶非线性的互调失真（imd）的敏感性的优点数字。以指定的频率关系（f1和f2）将两个未调制的载波注入非线性系统中，该系统显示在2f1-f2和2f2-f1处产生imd分量的三阶非线性。iip3以图形方式表示以db绘制时载波输入功率与三阶imd分量的外推交点。两个载流子之间的功率差（d以dbc为单位）以及由此产生的三阶imd分量可以由方程确定：
动态范围（DR）
动态范围是在存在大量不需要的干扰信号（pinter）的情况下测量小目标输入信号（ptarget）。通常，大信号会导致组件或系统的某些不需要的特性降级，从而使其无法正确检测较小的目标信号。对于AD9864来说，增加的VGA衰减设置通常会降低噪声系数，从而限制其动态范围。
AD9864的测试方法如下。在中频频率的中心输入小目标信号（未调制的载波），并调整其功率电平（p目标）以实现
6分贝的目标。然后，在注入干扰信号之前，信号的功率增加3db。选择干扰信号的偏移频率，使得由抽取滤波器的响应产生的混叠以及来自lo的相位噪声（由于互易混合）不会落回测量带宽内。为此，选择了110 kHz的偏移量。然后将干扰信号（也是未调制的载波）注入输入，其功率电平增加到目标信号信噪比降低到6db的点（p）。动态范围由方程式确定：
注意，此测试启用了AD9864的AGC。
如果输入剪辑点
if输入剪辑点被定义为导致数字输出电平低于满标度2db的输入功率。与其他通常表现为软压缩（以其1db压缩点为特征）的线性组件不同，adc在其输入信号超过其额定最大输入信号范围时表现为硬压缩。对于AD9864，它包含一个∑-∏ADC，必须避免硬压缩，因为它会导致严重的信噪比下降。
串行外围接口（SPI）
spi是一个双向串行端口。它用于将配置信息加载到表6中列出的寄存器中，并读回其内容。表6提供了可通过SPI端口编程的寄存器列表。地址和默认值以十六进制形式给出。
操作理论
AD9864是一个通用的窄带中频子系统，它将10兆赫至300兆赫的低电平中频输入数字化，信号带宽从6.8千赫至270千赫不等。AD9864的信号链由一个LNA、一个混频器、一个带通∑-∏ADC和一个具有可编程抽取因子的抽取滤波器组成。
输入lna是一个固定增益块，其输入阻抗约为370Ω1.4 pf。LNA输入为单端自偏置，允许交流耦合输入。可以通过串行接口禁用LNA，为输入信号提供固定的16 dB衰减。
LNA驱动吉尔伯特型有源混频器的输入端口。混频器lo端口由片上lo缓冲器驱动，该缓冲器可由外部、单端或差分驱动。lo缓冲器输入是自偏置的，允许lo输入是交流耦合的。混频器的开路集电极输出驱动一个外部谐振腔，该谐振腔由一个调谐到带通∑-∏ADC中频的差分LC网络组成。
外部差分LC箱构成了带通∑-∏ADC第一级的谐振器。必须为f/8的中心频率选择槽lc值，其中fclk是adc的采样率。FCLK/8频率是通过带通∑-∏ADC数字化的中频。片上校准允许标准公差电感和电容值。标定通常在通电时执行一次。时钟
ADC包含一个六阶、多位带通∑-∏调制器，在以F/8为中心的窄频带上实现非常高的瞬时动态范围。调制器输出与基带正交混合，并通过三个级联线性相位fir滤波器进行滤波以消除带外噪声。第一个fir滤波器是一个固定的，相乘12，使用一个四射梳状滤波器。第二个fir滤波器还使用具有1到16的可编程抽取的四阶梳状滤波器。第三级fir可编程为4或5的抽取。时钟级联抽取因子在48到960之间可编程。抽取滤波器数据通过芯片的同步串行接口（ssi）输出。
AD9864内置的附加功能包括lo和时钟合成器、可编程AGC和用于输出数据的灵活同步串行接口。
本振合成器是一个可编程锁相环（pll），由一个低噪声相位频率检测器（pfd）、一个可变输出电流电荷泵（cp）、一个14位参考分频器、a和b计数器以及一个双模预分频器组成。用户只需添加适当的循环过滤器和VCO即可完成操作。
时钟合成器相当于lo合成器，但有以下区别：（1）、不包括预分频器或计数器。（2）、它包括一个用于产生VCO的负阻芯。
AD9864包含可变增益放大器（VGA）和数字VGA（DVGA）。两者都可以手动或自动操作。在手动模式下，每个增益都通过SPI编程。在自动增益控制模式下，增益会自动调整，以确保ADC不会卡滞，且ADC的均方根输出电平等于可编程参考电平。
vga的衰减范围为12db，通过调整adc的满标度参考电平来实现。通过缩放抽取滤波器的输出来实现dvga增益。在需要16位i和q数据格式的窄带应用中，dvga在扩展动态范围方面最为有用。
ssi提供可编程的帧结构，允许24位或16位i和q数据，如果需要，还可以通过包括衰减和rssi数据来实现灵活性。
串行端口接口（SPI）
AD9864的串行端口具有3线或4线SPI能力，允许对配置设备内部参数的所有寄存器进行读/写访问。默认的3线串行通信端口由时钟（PC）、外围设备启用（PE）和双向数据（PD）信号组成。PC、PE和PD的输入包含一个施密特触发器，其标称滞后为0.4V，以数字接口电源（即VDDH/2）为中心。
可以通过设置ssicrb寄存器（寄存器0x19，位7）的msb和将寄存器0x3A设置为0x00来启用4线spi接口，从而使输出数据仅出现在doutb管脚上，而pd管脚仅用作输入管脚。注意，由于默认的通电状态将doutb设置为低，因此共享spi输出线的系统可能会发生总线争用。为了避免任何总线争用，可以通过在三个状态位（寄存器0x3b，位3）中设置第四个控制位来对doutb管脚进行三态。然后可以切换该位以访问共享spi输出行。
每个读写SPI操作都必须附带一个8位指令头。只有写入操作支持自动递增模式，允许在单个写入操作中配置整个芯片。指令头如表7所示。它包括一个读/不写指示符位、六个地址位和一个不关心的位。对于读写操作，数据位紧跟在指令头之后。请注意，地址和数据总是首先给出msb。
图29说明了对SPI端口的写操作的计时要求。外围设备启用（pe）信号变低后，在时钟（pc）的上升沿上读取与指令头有关的数据（pd）。要启动写操作，读/不写位设置为低位。在读取指令头之后，与指定寄存器相关的八个数据位被移位到下八个时钟周期上升沿上的数据pin（pd）中。PE在手术过程中保持低位，在转移结束时升高。如果pe在八个时钟周期过去之前上升，则操作中止。如果pe在另外八个时钟周期内保持低电平，则目的地址递增，另外八位数据移入。同样，如果pe提前上升，则忽略当前字节。通过使用这种隐式寻址模式，芯片可以配置为单次写入操作。被识别为经常更新的寄存器，即那些与功率控制和agc操作相关的寄存器，已经被分配到相邻的地址以最小化更新它们所需的时间。注意，多字节寄存器是大端的（最重要的字节有较低的地址），当写入最不重要的字节时会更新。
图30和图31说明了3线和4线spi读取操作的计时。尽管ad9864不需要读取访问权限才能正常运行，但它通常在产品开发阶段或用于系统身份验证时非常有用。注意，必须为具有3线SPI接口的读取操作设置回读启用位（寄存器0x3A，位3）。对于4线SPI操作，该位保持低位（寄存器0x3A=0x00），但通过SSICRB寄存器（寄存器0x19，位7）启用DOUTB。注意，对于4线spi接口，8个数据位出现在doutb管脚上，与3线spi接口情况下出现在pd上的数据位具有相同的时序关系。
外围设备启用（pe）信号变低后，在时钟（pc）的上升沿上读取与指令头有关的数据（pd）。如果读/不写指示灯设置为高，则执行读操作。在读取指令头的地址位之后，与指定寄存器相关的八个数据位在接下来八个时钟周期的下降沿上从数据管脚（pd）中移出。在最后一个数据位被移出后，用户必须返回pe high，导致pd变为三态（对于三线制机箱）并作为输入引脚返回到其正常状态。由于读取操作不支持自动递增模式，因此每个寄存器读取操作都需要一个指令头，并且pe必须在启动下一个读取操作之前返回high。
上电复位
当VDDD电源超过阈值时，SPI寄存器在通电时自动设置为其默认设置。这可确保AD9864处于已知状态并处于待机状态，以实现最低功耗。在不太可能的情况下，spi寄存器没有被重置为其默认设置，通过将0x99写入寄存器0x3f而进行的等效软件重置可以用作第一个spi写入命令，以提供额外的保证。
同步串行接口（SSI）
AD9864为其SSI输出数据格式、控制信号和时序参数提供了高度可编程性，以适应各种数字接口。在3线数字接口中，ad9864向主机设备提供帧同步信号（fs）、时钟输出（clkout）和串行数据流（douta）信号。在2线接口中，帧同步信息被嵌入到数据流中，因此仅向主机设备提供clkout和douta输出信号。ssi控制寄存器是ssicra、ssicrb和ssiord。
AD9864的主要输出是作为帧内包含的串行比特流从ssi端口可用的经转换的i和q解调信号。输出帧速率等于调制器时钟频率（f）除以在抽取器寄存器（0x07）中编程的数字滤波器的抽取因子。位流由一个i字后跟一个q字组成，其中每个字的长度为24位或16位，并以两个补码的形式首先给出msb。在q字之后的ssi帧中也可以包括两个可选字节。一个字节包含AGC衰减，另一个字节包含时钟字节包含调制器复位事件的计数和接收信号幅度的估计（相对于AD9864 ADC的满刻度）。图32显示了多个ssi模式下ssi数据帧的结构。
如果设置了ssicra的eagc位，则输出两个可选字节。第一个字节包含8位衰减设置（0=无衰减，255=24 dB衰减），而第二个字节包含2位重置字段和6位接收信号强度字段。重置字段包含自上次报告以来的调制器重置事件数，饱和值为3。接收信号强度（rssi）场是在第一抽取级的输出处的信号强度的线性估计；60对应于满标度信号。
如果未设置ssicra的aagc位，则两个可选字节作为16位字跟随i和q数据。如果设置了aagc位，则两个字节以交替方式跟随i和q数据。在此备用agc数据模式中，包含agc衰减的字节的lsb为0，而包含复位和rssi信息的字节的lsb始终为1。
在2线接口中，ssicra寄存器中的嵌入式帧同步位（efs）设置为1。在该模式中，帧信息被嵌入到数据流中，每8位数据被一个起始位（低）和一个停止位（高）包围，并且每个帧以至少10个高位结束。fs根据sfst位的状态保持低位或三态（默认）。其他控制位可用于反转帧同步（sfsi），以将帧同步脉冲延迟一个时钟周期（SLF），反转时钟（SCKI），或三态时钟（SCKT）。注意，如果设置了efs，slfs是一个不关心的位。
ssiord寄存器控制串行比特流的输出比特率（fclkout）。fclkout可以设置为等于调制器时钟频率（fclk）或其整数部分。等于fclk除以ssiord寄存器的内容。注意，fclkout的选择必须确保它不会在目标信号的通带内引入有害的杂散。用户必须验证输出比特率是否足以容纳所选字长和抽取因子所需的每帧比特数。空闲（高）位用于填充每个帧。
图33说明了具有16位I/Q数据的多个SSI控制寄存器设置的SSI端口的输出定时，图34显示了相关的定时参数。注意，对于24位i/q数据，相同的定时关系成立，但i和q字长现在变成24位。在默认操作模式下，从帧同步（fs）管脚输出等于时钟周期的脉冲后，数据在clkout的上升沿上移。如上所述，输出数据由16位或24位i采样、16位或24位q采样和包含agc和状态信息的两个可选字节组成。通过ssicrb的驱动强度（ds）场的数字输出信号的开关特性。此特性可用于限制数字输出的开关瞬态和噪声，这些瞬态和噪声可能最终耦合回模拟信号路径，从而可能降低AD9864的灵敏度性能。图35和图36显示了在109.65mhz的中频频率下，nf如何随ssi设置而变化。从这些图中可以观察到以下两种情况：
1、在较高的信号带宽设置下，nf对ssi输出驱动强度级别变得更敏感。
2、nf取决于ssi帧中的位数，随着位数的增加，这些位数对ssi输出驱动器强度级别变得更敏感。因此，请选择仍然满足ssi计时要求的最低ssi驱动器强度设置。
使用syncb同步
许多应用程序要求能够同步一个或多个AD9864设备，使输出数据与外部异步信号精确对齐。例如，采用分集的接收机应用通常需要同步多个ad9864设备的数字输出。使用tdma方法的卫星通信应用可能需要有效载荷突发之间的同步，以补偿参考频率漂移和多普勒效应。syncb可用于此目的。它是一个活动的低信号，清除抽取滤波器和ssi端口中的时钟计数器。时钟合成器中的计数器不复位，因为假定多个芯片的clk信号将被连接。syncb还重置调制器，导致在恢复有效输出数据之前必须通过ad9864的数字滤波器和ssi数据格式化电路传播的大规模脉冲。结果，当syncb值升高（与抽取因子无关）时，不受同步脉冲影响的数据样本可以恢复到12个输出数据样本。因为syncb也会重置调制器，所以只有在初始化阶段完成带通∑-Δadc的调谐之后才应用syncb。对于可能执行与fs同步的周期性syncb信号的应用，建议在fs上升沿之后和下一fs脉冲到达之前的三个clkout周期之后应用syncb断言，以避免可能中断主机dsp/fpga的runt fs脉冲。最后，如果syncb未使用，则必须将其绑在高位，因为它不包括内部上拉电阻器。
图37显示了syncb与ssi端口的clkout和fs信号之间的时序关系。当时钟合成器被启用以生成输入adc时钟时，syncb被认为是一个异步活动低信号，必须在至少半个输入时钟周期内保持低电平，即1/（2×f）。当syncb变低时，clkout保持高位，fs保持低位。当syncb返回high时，clkout在一到两个输出时钟周期内变为活动状态。如果外部ADC时钟输入与同步同步B信号一起提供，建议同步B在CLKIN信号的下降沿变低并返回高，以确保相对于同步B上升沿的一致CLKOUT延迟。根据数字滤波器的抽取因子和ssiord设置，fs随后会重新出现几个输出周期。注意，对于任何抽取因子和ssiord设置，此延迟是固定的和可重复的。要验证同步是否正确，请监视多个AD9864设备的fs信号。
与DSP接口
AD9864直接连接到模拟设备可编程数字信号处理器（DSP）。图38显示了BlackFin®系列处理器的示例，如ADSP-BF609。Blackfin DSP系列16位产品以其动态电源管理功能为低功耗电信应用进行了优化，使其非常适合便携式无线电产品。与代码兼容的系列成员共享微控制器指令集的高性能、低功耗和易用性等基本核心属性。如图38所示，AD9864的同步串行接口（SSI）将接收数据流链接到DSP的串行端口（SPORT）。对于AD9864设置和寄存器编程，设备直接连接到DSP的SPI端口。专用选择线（SEL）允许DSP使用一个SPI端口来编程和读取多个设备的寄存器。AD9864产品页上提供了与此接口相关的DSP驱动程序代码。
功率控制
为了使功耗最小化，AD9864具有许多SPI可编程掉电和偏置控制位。AD9864通电时，其所有功能块都处于待机状态，即stby寄存器默认为0xFF。然后，可以通过将0写入stby寄存器的适当位来启动每个主块。该方案提供了最大的灵活性，可以将集成电路配置到特定的应用程序，也可以定制集成电路的断电和唤醒特性。表16总结了每个stby位的功能。注意，当所有模块都处于待机状态时，主参考电路也处于待机状态，因此电流进一步减小0.4毫安。
lo合成器
图39所示的lo合成器是一个完全可编程的锁相环（pll），能够在高达300mhz的输入频率和高达26mhz的参考时钟下达到6.25khz的分辨率。它由低噪声、数字、相位频率检测器（pfd）、可变输出电流电荷泵（cp）、14位参考分频器、可编程a和b计数器以及双模8/9预分频器组成。
A（3位）和B（13位）计数器与双8/9模预分频器一起，实现了N=8×B+A的N分频器。此外，14位参考计数器（R计数器）允许选择输入参考频率，包括PFD输入。如果合成器与外部环路滤波器和压控振荡器（VCO）一起使用，则可以实现完整的锁相环。A、B和R计数器可通过以下寄存器编程：LOA、LOB和LOR。电荷泵输出电流可通过LOI寄存器编程，从0.625毫安到5.0毫安：ipump=（loi+1）×0.625毫安
芯片上的快速获取功能（由lof位启用）自动增加输出电流，以便在通道变化期间更快地解决问题。也可以使用stby寄存器中的lo备用位禁用合成器。
lo（和clk）合成器的工作方式如下。外部提供的参考频率fref被缓冲并除以r计数器中的值。然后将内部fref与vco频率flo的分割版本进行比较。相位/频率检测器提供上下脉冲，其宽度根据检测器输入信号的相位和频率的差异而变化。上/下脉冲控制电荷泵，当pfd的输入之间存在差异时，使电流可用于为外部低通环路滤波器充电。低通滤波器的输出馈送外部vco，该vco的输出频率f被驱动，使得其被分割的版本flo与fref的匹配，从而闭合反馈回路。洛合成频率与参考频率和lo寄存器内容有关，如下所示： flo=（8×lob+loa）/lor×fref（3）
注意，lob寄存器中允许的最小值是3，并且其值必须始终大于装入loa的值。
一个示例有助于说明如何选择loa、lob和lor的值。考虑使用13mhz晶体振荡器（fref=13mhz）的应用，要求fref=100khz和flo=143mhz，即fif=140.75mhz和fclk=18msps的高侧注入。选择Lor为130，使Fref=100 kHz。n除法器因子为1430，可以通过选择lob=178和loa=6来实现。
ad9864 lo（和clk）合成器的稳定性、相位噪声、杂散性能和瞬态响应由外部环路滤波器、vco、n分频因子和参考频率fref决定。关于pll合成器的理论和实际实现（以模拟对话的3部分系列为特色）的良好概述可以在模拟设备网站上找到。模拟设备的免费软件副本ADISimpl，一个PLL合成器模拟工具，也可以在上获得。注意，当使用此软件工具时，ADF4112可以用作AD9864的lo合成器的近似值。
图40。lo和ref缓冲器的等效输入图40显示了合成器lo和ref缓冲器的等效输入结构（不包括esd结构）。lo输入被馈送到lo合成器的缓冲器以及ad9864混频器的lo端口。两个输入都是自偏置的，因此可以容忍交流耦合输入。lo输入可以用单端或差分信号驱动。单端直流耦合输入确保在lo和ref缓冲器（即1.75v和vddl/2）的共模偏置上下有足够的信号摆动。注意，f输入取决于转换速率，必须用超过7.5v/μs的输入信号驱动，以确保合成器正常工作。如果不能满足这个条件，可以在fref输入之前插入一个外部逻辑门以使信号平方，从而允许fref输入频率接近dc。
快速获取模式
当被分割的下限lo（即flo）和被分割的下限参考频率（即fref）之间的相位差超过由lofa寄存器确定的阈值时，快速获取电路尝试增大输出电流。lofa寄存器为fref信号指定一个除数，该除数确定这个被除数的时钟的周期（t）。该周期定义了快速获取算法中用于控制电荷泵电流的时间间隔。
假设标称电荷泵电流处于最低设置（loi=0），并用i表示该最小电流。当来自相位比较器的输出脉冲超过t时，下一个脉冲的输出电流为2i。当脉冲大于2t时，下一个脉冲的输出电流为3i 0，以此类推，高达最小输出电流的8倍。UT电流。如果标称电荷泵电流大于最小值（loi>0），则仅当导致瞬时电荷泵电流增加时才应用上述规则。如果电荷泵电流被设置为其最低值（loi=0），并且快速采集电路被启用，则当脉冲宽度小于t时，瞬时电荷泵电流永远不会低于2。因此，当快速采集被启用时，电荷泵电流由下式给出：
IPUMP-FA= I × [1 = Max(1, LOI, Pulse Width/T)] 。lofa的建议设置为lor/16。选择较大的lofa值会增加t，因此，对于lo输入和fref输入之间的给定相位差，瞬时电荷泵电流小于lofa值lor/16的可用电流。类似地，lofa值越小，t值越小，相同相位差的电流越大。换句话说，较小的lofa值使得合成器能够更快地响应频率跳变，而不是较大的lofa值。注意为lofa选择一个足够大的值（建议值大于4），以防止循环响应频率跃变而来回振荡。
时钟合成器
时钟合成器是一个完全可编程的整数n锁相环，能够支持高达26mhz的输入时钟和参考频率。它类似于图39中描述的lo合成器，但有以下例外：
（1）、不包括8/9预分频器和计数器。
（2）、它包括一个负阻芯，当与外部LC箱和变容二极管一起使用时，它充当VCO。
14位参考计数器和13位N除法器计数器可通过CKR和CKN寄存器编程。时钟频率f与参考频率的关系式如下时钟：fclk=（ckn/ckr×fref）
电荷泵电流可通过CKI寄存器编程，从0.625毫安到5.0毫安：ipump=（cki+1）×0.625毫安。
电荷泵的快速采集子电路由ckfa寄存器控制，与lo合成器由lofa寄存器控制的方式相同。片内锁定检测功能（由CKF位启用）自动增加输出电流，以便在通道变化期间更快地解决问题。也可以使用stby寄存器中的ck备用位来禁用合成器。
AD9864时钟合成器电路包括一个负阻芯，因此只需要一个带有变容二极管的外部LC槽电路来实现一个压控时钟振荡器（VCO）。图41显示了完成时钟合成器所需的外部组件以及CLK输入的等效输入电路。VCO的谐振频率由L和C和C的串联等效电容近似确定。因此，必须选择L、C和C，以提供足够的调谐范围，以确保时钟合成器的正确启动振荡和锁定。C和L值必须有±5%的公差，同时L在所需时钟频率下的Q>20。振荡器振荡器var振荡器振荡器var振荡器振荡器振荡器
负阻芯的偏压i有四个可编程设置。低等效q的lc槽电路可能需要较高的负阻铁心偏置设置，以确保适当的振荡。选择R，使CLKP和CLKN处的共模电压约为1.6 V。可以通过CK待机位禁用合成器，以允许用户使用外部合成器和/或VCO代替IC上的那些合成器和/或VCO。注意，如果使用外部CLK源或VCO，则必须通过CKO待机位禁用时钟振荡器。偏压偏压时钟合成器的相位噪声性能取决于几个因素，包括clk振荡器i设置、电荷泵设置、环路滤波器组件值和内部f设置。图42和图43显示了由时钟合成器引起的测量相位噪声（相对于外部f）如何随73.35mhz的-31dbm ifin信号和71.1Mhz的外部lo信号的i设置和电荷泵设置而变化。图42显示最佳相位噪声是在最高i（cko）设置下实现的，而图43显示较高的电荷泵值为给定的环路滤波器配置提供最佳性能。AD9864时钟合成器和振荡器被设置为从16.8兆赫的外部频率提供18兆赫的频率。为合成器选择了以下外部分量值：r=390Ω，r=2 kΩ，偏压裁判时钟偏压偏压时钟裁判fD，C=0.68μF，C=0.1μF，C=91 pF，L=1.2μH，C=Toshiba 1SV228变容二极管。
如果低噪声放大器/混频器
AD9864包含一个单端LNA和一个吉尔伯特型有源混频器，如图44所示，带有所需的外部组件。LNA使用负分路反馈来设置其在IFIN引脚的输入阻抗，从而使其依赖于输入频率。它可以建模为低于100兆赫的约370Ω1.4 pf（±20%）。图45和图46显示了AD9864的等效输入阻抗与频率特性。并联电阻随频率的增加可归因于带宽的减少，因此lna的负反馈量。注意，输入到ifin的信号必须通过10nf电容器进行交流耦合，因为lna输入是自偏置的。
混频器的差分lo端口由图44所示的lo缓冲级驱动，该缓冲级可以是单端驱动或差分驱动。由于它是自偏压的，lo信号电平可以是交流耦合的，范围从0.3v p-p到1.0vp-p，对性能的影响可以忽略不计。混频器MXOP和MXON的开放式集电极输出驱动一个外部谐振腔，该谐振腔由一个差分LC网络组成，调谐到带通∑-∏ADC的中频，即FIF2_ADC=fclk/8。两个电感器通过50Ω的串联电阻为混频器芯提供直流偏置路径，该串联电阻用于抑制共模响应。混频器的输出必须通过两个100 pf的电容器与带通∑-∏adc、if2p和if2n的输入进行交流耦合，以确保lc中心频率的正确调谐。
外部差分lc谐振腔构成带通∑-∏调制器第一个谐振腔的谐振元件，因此必须调谐到调制器的f/8中心频率。电感的选择必须使其在fclk/8处的阻抗约为140，即l＝180/fclk。20%的精确度被认为是足够的。例如，在fclk＝18mhz时，l＝10μh是一个好的选择。一旦选择了电感器，所需的槽电容可使用以下关系式计算时钟：fclk/8=1/[2×π×（2l×c）]。
例如，在fclk＝18mhz和l＝10μh时，需要250 pf的电容。但是，为了适应±10%的电感公差，油箱电容必须在227 pF到278 pF之间可调。选择180 pf的外部电容器可确保即使在10%的公差和高达30 pf的杂散电容下，总电容也小于油箱所需的最小值。额外电容由AD9864片上可编程电容器阵列提供。由于电容器阵列的编程范围至少为160 pf，因此ad9864具有足够的范围来弥补低成本外部元件的公差。注意，如果f增加1.44mhz到26mhz的因子，使得fclk/8变为3.25mhz，则将l和c减少大约相同的因子（l=6.9μh，c=120pf）满足前面所述的要求。
LNA/混频器电路中还包括一个16分贝阶跃衰减器，以防止大信号（即，>-18 dBm）过驱动∑-Δ调制器。在这种情况下，∑-Δ调制器变得不稳定，从而严重降低接收器的灵敏度。可以通过设置衰减器位（寄存器0x03，位7）来调用16db步进衰减器，从而使混频器增益降低16db。16db步进衰减器可用于潜在目标或阻断信号可能超过if输入剪辑点的应用。虽然lna被驱动成压缩，但是如果它是fm，仍然可以恢复所需的信号。启用16db衰减器的lna和混频器的增益压缩特性。
带通∑-∏ADC
AD9864的ADC如图47所示。ADC包含一个六阶、多位带通∑-Δ调制器，可在窄频带内实现非常高的瞬时动态范围。带通∑-Δ调制器的环路滤波器由两个连续时间谐振器和一个离散时间谐振器组成，每个谐振器级贡献一对复数极点。第一个谐振器是一个外部LC槽，而第二个是一个片上有源RC滤波器。lc谐振器的输出通过100 pf电容器与第二谐振器输入交流耦合。这两个连续时间谐振器的中心频率必须调到f/8，以便adc正常工作。离散时间谐振器的中心频率随f自动调整，因此不需要调谐。
图48所示为在非CIMATED带通∑-Δ调制器输出端测得的功率谱密度。注意，一旦∑-Δ调制器的lc和rc谐振器被成功调谐，则在中心频率f/8处实现宽动态范围。通过正交混频器后的抽取滤波器去除带外噪声。
AD9864的信号传递函数具有固有的抗混叠滤波，这是由于在带通∑-Δ调制器中环路滤波器的连续时间部分。图49通过绘制频率高达2f的adc的标称信号传输函数来说明这一特性。所有与f/8通带混叠的频率自然出现的凹口清晰可见。即使在最宽的带宽设置下，槽口也足够深，可以提供大于80分贝的别名保护。因此，ad9864之前的宽带if滤波要求主要由混频器的图像频带确定，该图像频带通过f/4（即2×f/8）从期望的if输入频率偏移，而不是与adc相关联的任何混叠。
图50显示了fclk/8通带附近频率的标称信号传递函数幅度。通带的宽度决定了传递函数的衰减，但即使在通带边缘位于±fclk/192（±0.005fclk）的最低过采样率（48）处，增益变化也小于0.5db。在确定ad9864之前的窄带中频滤波要求时，还应考虑fclk/8附近的信号传递函数提供的衰减量。
图50。fclk/8附近adc信号传递函数的大小为了实现adc的全动态范围，必须在系统启动时对∑-∏调制器的两个连续时间谐振器进行调谐。为了便于lc槽的调谐，电容器阵列内部连接到mxop和mxon管脚。该阵列的电容可编程为0 pF到200 pF±20%，可通过SPI端口自动或手动编程。有源rc谐振器的电容器同样可编程。注意，由于调谐代码存储在spi寄存器中，因此ad9864可以在不重新调谐的情况下进入和退出待机模式。
当调谐lc槽时，采样时钟频率必须稳定，lna/混频器、lo合成器和adc都必须处于备用状态。由于AD9864输入端存在大的lo和if信号（>-40 dBm）会损坏校准，因此在校准过程中必须最小化或禁用这些信号。如果寄存器0x1C的调谐LC位已设置，则当ADC退出待机状态时触发调谐。当调谐操作完成（小于6 ms）时，该位清除。调谐代码可以从3位capl1（0x1d）和6位capl0（0x1e）寄存器中读取。以类似的方式，如果在adc退出待机状态时设置寄存器0x1c的调谐rc位，则激活rc谐振器的调谐。当调谐完成时，该位清除。调谐代码可以从capr（0x1f）寄存器中读取。设置tune_lc和tune_rc位将连续调谐lc谐振腔和有源rc谐振腔。在调谐过程中，ADC不工作，SSI端口既没有数据也没有时钟。
以下机制防止调整过程结束（即寄存器0x1C未清除）：
（1）、CLK信号不存在，或未正确缩放/偏置到CLKP（和/或CLKN）引脚，因此内部时钟接收器无法使输入时钟信号平方。要确定是否正确接收到CLK输入信号，当ADC不在待机模式（寄存器0x00）且CLKOUT缓冲区不是三态（寄存器0x18）时，CLKOUT处会出现时钟信号。
（2）、LC谐振器在调谐操作期间无法共振。检查LC槽是否使用正确的值，并检查其是否连接到MXOP/MXON管脚。还要检查MXOP（MXON）和IF2P（IF2N）引脚之间是否连接了100 pf电容器。
（3）、Sycnb引脚低。
（4）、电容值（MXOP/MXON和IF2P/IF2N引脚之间）大于100 pF。
用于调整ADC的SPI命令的推荐顺序，表21列出了与带通∑-∏ADC相关的所有SPI寄存器。请注意，建议的序列包括增强稳健性的其他步骤。这些步骤是防止后端adc产生锁定状态机的内部不稳定信号的附加措施，从而防止谐振器调谐。它还允许五次尝试校准谐振器。作为进一步的保护措施，用户可以保存在工厂测试期间确定的寄存器0x1d、寄存器0x1e和寄存器0x1f的设置，并在五次尝试后重新加载这些设置。请注意，在迄今为止已发货的设备中，此调整问题的发生率极为罕见，并且在任何可疑设备中的发生率都非常低（<0.1%）。
当AD9864调谐时，噪声系数降低仅归因于lc和rc谐振器的温度漂移是最小的。由于rc谐振器的温度漂移与l c谐振器相比实际上可以忽略不计，因此外部l和c分量的温度漂移特性往往占主导地位。图51显示了噪声系数的降低，因为LC值的乘积允许在-12.5%到+12.5%之间变化。注意，噪声系数在±3.5%范围内（±35000 ppm）保持相对恒定，这表明大多数应用不需要在工作温度范围内重新调整。
图52所示的抽取滤波器由fclk/8复合混频器和三个线性相位fir滤波器级联组成：dec1、dec2和dec3。使用四阶梳状滤波器，将1个采样减少12倍。dec2也使用四阶梳状滤波器，但其抽取因子由寄存器0x07的m字段设置。dec3是一个五乘五fir滤波器或四乘四fir滤波器，具体取决于寄存器0x07中k位的值。因此，对于k分别等于0或1，复合抽取因子可以设置为60×m或48×m。
输出数据速率（f）等于调制器时钟频率（fclk）除以数字滤波器的抽取因子。由于与抽取滤波器的频率响应相关联的过渡区，必须选择抽取因子，以使fout等于或大于信号带宽的两倍，从而确保在解调之前，在通带中的低幅度纹波以及提供进一步应用特定数字滤波的能力。
图53显示了抽取因子为900（k=0，m=14）和采样时钟频率为18MHz时抽取滤波器的响应。在本例中，输出数据速率（f）为20 ksps，可用的复杂信号带宽为10 khz，中心位于dc。如图所示，第一和第二假频带（出现在fout/2的偶数整数倍处）具有最小的衰减，但提供至少88 db的衰减。注意，频率偏移为fout/2的奇数整数倍（即10 kHz、30 kHz和50 kHz）附近的信号会回落到数字滤波器的过渡带中。出因子为48、采样时钟频率为26mhz的抽取滤波器的响应。
别名衰减至少为94db，并且发生在第四个别名频带的边缘处的频率。图53和图54的别名衰减特性之间的差异是由于图53的第三个抽取阶段抽取系数为5，而图54的系数为4。
可变增益放大器操作
自动增益控制
AD9864包含可变增益放大器（VGA）和数字VGA（DVGA），以及实现自动增益控制（AGC）所需的所有必要的信号估计和控制电路，如图59所示。agc控制电路具有高度的可编程性，允许用户为给定的应用优化agc响应以及ad9864的动态范围。vga可在12db范围内编程，并通过调整其满标度参考电平在adc内实现。增加ADC的满刻度相当于减弱信号。通过在dvga中缩放抽取滤波器的输出，可以获得额外的12db的数字增益范围。请注意，随着VGA从0分贝衰减到12分贝，VDDI和VDDF的供电电流（0.67毫安）略有增加。VGA的目的是通过允许ADC在较大的输入功率范围内数字化所需信号来扩展AD9864的可用动态范围，以及在存在较大的未滤波干扰源的情况下恢复低电平信号而不使ADC饱和或限幅。在需要16位i和q数据格式的窄带应用中，dvga在扩展动态范围方面最为有用。在这些应用中，由于内部截断到16位以及外部16位定点后处理而产生的量化噪声可以使ad9864的有效噪声系数降低1db或更多。
通过将1写入agcv字段来启用dvga。VGA（和DVGA）可以在用户控制的可变增益模式或自动增益控制（AGC）模式下工作。值得注意的是，由于vga的增益在12db范围内变化，因此它对期望信号的相位误差可以忽略不计。这是因为vga的带宽远远大于下转换的期望信号（以f/8为中心），并且保持相对独立于增益设置。结果，当agc在衰落条件下跟踪干扰源或期望信号时改变vga增益时，相位调制信号的相位误差最小。请注意，信号的包络仍受AGC设置的影响。
可变增益控制
通过将寄存器0x06的AGCR字段设置为0来启用可变增益控制。在此模式下，可以通过写入16位agcg寄存器来调整vga（和dvga）的增益。agcg寄存器通过spi端口的最大更新速率为fclk/240。此寄存器的msb是在混频器中启用16 db衰减的位。此功能允许AD9864处理超出VGA范围的大电平信号（即，LNA输入时大于-18 dBm），以防止ADC过载。较低的15位指定信号路径剩余部分的衰减。如果启用了DVGA，衰减范围为-12分贝到+12分贝，因为DVGA提供12分贝的数字增益。在这种情况下，所有15位都是有效的。然而，在禁用dvga的情况下，衰减范围从0db扩展到12db，只有较低的14位才有用。图60显示了两种情况下衰减量和AGC寄存器设置之间的关系。
参考图59，vga的增益由8位控制dac设置，该dac向出现在增益控制管脚（gcp）处的vga提供控制信号。对于实现自动增益控制的应用，可以将dac的输出电阻降低9倍，以减少agc响应的攻击时间，从而实现更快的信号采集。从gcp到模拟接地的外部电容cdac需要在dac每次更新时平滑其输出，并过滤宽带噪声。注意，cdac与dac的可编程输出电阻相结合，设置与该rc网络相关联的-3db带宽和时间常数。
如agc部分所讨论的，在第一抽取级（dec1）的输出和dvga的输出（如果启用）处执行接收信号强度的线性估计。该数据可用作ssi帧内的6位rssi字段，60对应于给定agc衰减设置的满标度信号。rssi场在f/60时更新，可与8位衰减场（或agcg衰减设置）一起用于确定绝对信号强度。注意，必须对rssi数据进行后滤波，以去除依赖于相对于if频率的频率偏移的交流纹波分量。
平均rssi读数（相对于if输入功率）的精度取决于输入信号相对于if频率的频率偏移，因为dec1滤波器的响应和adc的信号传递函数都衰减了以f/8为中心的混频器的下变频信号电平。结果，准确地报告落在if附近的输入信号的估计信号强度，而那些在越来越高的频率偏移处的信号引起更大的测量误差。图61显示了rssi读数的标准化误差，它是中频频率偏移的函数。注意，当在agc启用的情况下确定最大输入干扰（或阻断）电平时，该误差的重要性变得明显。
自动增益控制（AGC）
当通过寄存器0x06的agcr字段启用agc时，自动调整vga（和dvga）的增益。在该模式中，vga的增益在fclk/60处连续更新，以尝试确保进入adc的最大模拟信号电平不超过adc剪辑电平，并且adc的rms输出电平等于可编程参考电平。在启用dvga的情况下，agc控制回路还尝试通过连续调整dvga的增益以确保在不超过可编程参考电平的情况下获得最大数字增益，从而将ssi输出之前16位截断噪声的影响最小化。
通过将1到5的值写入3位agcr字段，可将此可编程电平设置为低于adc饱和（clip）电平3db、6db、9db、12db和15db。注意，ADC剪辑电平被定义为低于其满标度2分贝（LNA输入为匹配输入和最大衰减的-18 dBm）。如果AGCR为0，则禁用自动增益控制。由于adc输入的限幅降低了信噪比性能，参考电平还必须考虑目标（或干扰）信号的峰值torms特性。
再次参考图59，大部分AGC回路在离散时间域中运行。环路的采样率为f/60；因此，与agc算法相关联的寄存器将以该速率更新。在正确配置后，可以从ssi数据中读取ad9864的最终i/q更新率内的过载和adc重置次数以及agc值（8 msb）。
agc在第一抽取级（dec1）的输出处以及在最后抽取级（dec3）之后的dvga输出处执行数字信号估计。i和q信号的均方根功率由方程估计： Xest[n] = Abs(I[n] + Abs(Q[n]) 。
在第一抽取阶段之后的信号估计允许agc处理可能会使adc过载的带外干扰和带内信号。在dvga之后的信号估计允许agc最小化16位截断噪声的影响。
当估计的信号电平落在agc的范围内时，agc环路调整vga（或dvga）衰减设置，使得估计的信号电平等于agcr字段中指定的编程电平。当正确配置时，可以根据ssi数据帧中可用的attn和rssi字段的内容来确定绝对信号强度。在这个AGC跟踪范围内，
rssi字段中的6位值保持不变，而8位attn字段根据vga/dvga设置而变化。注意，attn值基于寄存器0x03和寄存器0x04的agcg字段中包含的8 msb。
接下来介绍了agc控制算法和用户可调参数。首先，考虑带内目标信号大于所有带外干扰源并且dvga被禁用的情况。在禁用dvga的情况下，使用仅基于dec1后测量的目标信号功率的控制回路来控制vga增益，并将目标信号跟踪到编程的参考电平。如果信号太大，衰减会随着agca设置确定的比例常数而增加。较大的agca值会导致较大的增益变化，从而快速跟踪信号强度的变化。如果目标信号相对于参考电平太小，则衰减减小；但是，现在比例常数由agca和agcd设置确定。agcd值被有效地从agca中减去，因此较大的agcd会导致较小的增益变化，从而减慢对衰落信号的跟踪。
agca字段中的4位代码设置agc环路的原始带宽。当agca=0时，agc环路带宽最小为50hz，假设f=18mhz。每增加一个agca，环路带宽就增加一个√2的因子，因此最大带宽为9khz。攻击带宽的一般表达式是时钟： BWA= 50 × (fCLK/18 MHz) × 2(AGCA/2)Hz 。
假设环路动力学本质上是单极系统的环路动力学，则相应的攻击时间为： tATTACK= 2.2/(100 × π × 2(AGCA/2)) = 35/BWA。
agcd字段中的4位代码设置幅度估计电路中攻击时间与衰减时间的比率。当AGCD为零时，该比率为1。递增AGCD将衰减时间常数乘以21/2，允许衰减时间相对于攻击时间的范围为180:1。衰减时间可以从： tDECAY= tATTACK× 2(AGCD/2)。
图62显示了不同agc a和agcd设置下对30hz脉冲调制if突发的agc响应。agco字段中的3位值决定了响应adc中的复位事件而增加的衰减量。AGCO中的每一个增量都是加权因子的两倍。在最高AGCO设置下，衰减在大约10微秒内从0分贝变化到12分贝，而在最低设置下，衰减在大约1.2毫秒内从0分贝变化到12分贝。在这两种情况下，假设FCLK=18兆赫。图63显示了不同AGCO设置的AGC攻击时间响应。
最后，agcf比特将dac源电阻降低至少10倍，这有助于通过降低由从gcp引脚连接到地（gcn引脚）的外部电容形成的rc时间常数来实现快速采集。对于AGC回路中的无超调阶跃响应，选择从GCP引脚连接到GCN接地引脚的电容器，使RC时间常数小于原始回路的四分之一。
明确地：RC< 1/(8πBW) ，其中：R是GCP触针和接地之间的电阻（如果AGCF=0，则为72.5 kΩ±30%；如果AGCF=1，则为<8 kΩ）。bw是原始循环带宽。
注意，在这个上限选择c时，环路带宽增加约30%。
现在考虑前面描述的情况，但是启用了dvga以最小化16位截断的影响。在启用dvga的情况下，基于两个估计信号电平（即dec1和dvga的输出）中较大者的控制回路控制dvga增益。dvga将抽取滤波器的输出乘以系数1到4（即0分贝到12分贝）。当信号很小时，dvga增益为4，通过降低2 msb并取下下16位，从抽取滤波器产生的24位数据中提取16位输出。随着信号变大，dvga增益减小到dvga增益为1且16位输出数据仅为内部24位数据的16 msb的点。当信号变得更大时，衰减是通过增加ADC满刻度的常规方法实现的。
dvga提供的额外12db的增益范围将输入参考截断噪声降低了12db，并使数据在dsp中更能容忍lsb损坏。为扩展增益范围所付出的代价是，agc动作的开始降低了12db，如果带宽设置得太宽，agc环路就会变得不稳定。后者的困难是由于当用户实现一个大的抽取因子时，抽取滤波器dec2和dec3的大延迟造成的。因此，在给定选项的情况下，使用24位数据比使用
DVGA。图64指出哪些AGCA值对于各种抽取因子（DEC FAC）是合理的。白细胞表示（抽取因子/agca）组合工作良好；浅灰色细胞表示振铃和agc沉降时间增加；深灰色细胞表示组合导致agc回路不稳定或接近不稳定。设置agcf=1可改善时域行为，但代价是增加频谱扩展。
最后，考虑强带外干扰（即，匹配中频输入为-18 dbm至-32 dbm）的情况，该干扰大于目标信号，并且大到足以由基于dec1的输出的控制环路跟踪。控制回路跟踪该干扰源并设置vga衰减以防止adc的限幅的能力受到在dec1的输出处发生的数字信号估计的精度的限制。数字信号估计的精度是带外干扰源相对于中频频率的频率偏移的函数，如图61所示。频率偏移越来越高的干扰源会产生更大的测量误差，可能导致控制回路无意中减少可能导致adc限幅的vga衰减量。图65显示了AD9864相对于其最大目标输入信号电平（0 dBfs=-18 dBm）允许的最大测量干扰信号电平与标准化中频偏移频率（相对于f）的关系。注意，超过0.04×fclk的允许干扰电平的增加是由adc的信号传递函数提供的固有信号衰减引起的。
系统噪声系数（NF）与VGA（或AGC）控制
AD9864的系统噪声系数是ACG衰减和输出信号带宽的函数。图66描绘了窄带（20 kHz）和宽带（150 kHz）模式的标称系统nf作为agc衰减的函数，fclk=18 mHz。图上还显示了在输出处观察到的用于-2 dbfs输入的snr。AD9864内部ADC的高动态范围确保了系统NF随着AGC衰减的增加而逐渐增加。在窄带（bw=20khz）模式下，系统噪声系数在12db agc范围内增加小于3db，而在宽带（bw=150khz）模式下，衰减约为5db。因此，AD9864的最高瞬时动态范围出现在AGC衰减为12dB的情况下，因为AD9864可以在噪声下限仅适度增加的情况下容纳额外的12dB峰值信号电平。
如图66所示，在窄带应用中，AD9864可以实现超过100分贝的信噪比。为了在这种应用中实现ad9864的全部性能，建议用24位来表示i/q数据。如果使用16位数据，则由于截断后16位数据中存在量化噪声，有效系统nf增加。
图67描绘了在窄带和宽带模式下，16位输出数据作为agc函数的标称系统nf。在宽带模式下，nf曲线相对于24位输出数据几乎没有变化，因为截断前的输出snr总是小于16位数据能够支持的96db snr。然而，在窄带模式下，当输出信噪比接近或超过16位数据支持的信噪比时，系统nf的退化更为严重。此外，如果dsp内的信号处理在lsb的水平上添加噪声，则系统噪声系数可以降低甚至超过图67所示。例如，这可能发生在固定的16位dsp中，其代码未经优化以处理具有最小量化效果的ad9864 16位数据。为了限制ad9864内的量化效果，24位数据在16位截断之前进行噪声整形，从而将带内量化噪声降低5db（具有2×过采样）。因此，在10 kHz的带宽下，16位数据仍然可以达到98.8 dBfs的信噪比性能。
应用程序注意事项
频率规划
必须仔细选择lo频率（和/或adc时钟频率），以防止已知的内部产生的杂散与所需信号混合，从而降低snr性能。AD9864中杂散的主要来源是工作在FCLK 1/3的ADC时钟和数字电路。因此，时钟频率（fclk）是决定哪个lo（因此if）频率可行的最重要变量。
由于低成本晶体或声表面波滤波器的大量选择，许多应用都有利用行业标准中频频率的频率计划。如果选定的中频频率和ADC时钟频率导致有问题的杂散分量，则通过稍微修改抽取因子和CLK合成器设置（如果使用）来选择替代的ADC时钟频率，以便输出采样率保持不变。此外，需要一定调谐范围的应用在确定调谐范围以及最佳中频和ADC时钟频率时，必须考虑这些杂散的位置和大小。
图69描绘了f=18mhz时测得的带内噪声功率与lo频率的函数关系，以及在不存在信号时150 kHz的输出信号带宽。必须避免任何导致大杂散的低频。如图所示，当lo为fclk/8=2.25 mhz时，会产生较大的杂散远离18mhz的谐波，即n fclk±fclk/8。同样有问题的还有lo频率，其奇数阶谐波（即m×flo）与fclk到fclk/8的谐波混合。这种杂散机制是混频器由lo频率及其奇数阶谐波组成的lo输入的平方形式内部驱动的结果。这些杂散频率可以根据以下关系计算：m× f = (n ± 1/8) × f (12) where: m = 1, 3, 5... n = 1, 2, 3...LOCLK。
第二个杂散源是一大块数字电路，其时钟为fclk/3。与该杂散源相关的有问题的lo频率由：fLO = fCLK/3 + n × fCLK ± fCLK/8(13) where n = 1, 2, 3...
图70显示，忽略由方程12给出的m=1、3和5的lo频率，以及由方程13给出的lo频率，可以解释大部分的杂散。剩余的一些低电平杂散可归因于ssi数字输出的耦合。因此，还建议用户优化输出比特率（通过ssiord寄存器的fclkout）和数字输出驱动器强度，以在特定的lo频率和fclk设置下实现最低的杂散和噪声系数性能。这尤其适用于特别窄带信道，其中低电平杂散会降低AD9864的灵敏度性能。尽管存在许多杂散，但lo频率中的甜点通常足够宽，以容纳ad9864的最大信号带宽。作为这一特性的证据，图68显示，在从70mhz到71mhz的lo频率范围内，带内噪声是相当恒定的。
虚假反应
lo的光谱纯度（包括其相位噪声）是一个重要的考虑因素，因为lo杂散可以与ad9864 ifin输入端存在的不希望的信号混合以产生带内响应。为了演示ad9864中引入的低lo杂散电平，图71将解调输出功率绘制为71.1 mhz lo频率和18 mhz时钟频率的输入if频率的函数。
图中心附近的两个大的−10 dbfs峰值是f，±f处的期望响应，其中f=f/8，即68.85 mhz和73.35 mhz处的期望响应。lo在f±fresult时产生杂散响应，在期望响应的±far偏移处产生杂散响应。这种近距离的杂散在图上不可见；然而，在f±f±f（在50.85兆赫、55.35兆赫、86.85兆赫和91.35兆赫）处的小杂散响应在-90 dBfs水平上可见。这些数据表明，ad9864在保持lo信号的纯度方面做得很好。
图71还可用于测量AD9864对不希望的信号的抑制程度。例如，半中频响应（在69.975mhz和72.225mhz下）约为-100dbfs，这就为这种杂散响应提供了90db的选择性。当输入频率为70.35mhz和71.85mhz时，在大约-70dbfs处出现最大的杂散响应。这些杂散是由信号路径中的三阶非线性（即abs[3×f−3×f]=f/8）引起的。
应用
超外差接收机示例
AD9864非常适合模拟和/或数字窄带-基于超外差接收机结构的波段无线电系统。超外差结构通过使用两个或多个下变频级来提供目标信号的放大，同时过滤不需要的信号，从而实现异常的动态范围和选择性。AD9864在为模拟和数字调制信号的解调提供I/Q数字输出（以及其他系统参数）的同时，通过集成完整的中频带（不包括lo-VCO），极大地简化了这些无线电系统的设计。AD9864的异常动态范围通常简化了中频滤波要求，并消除了对外部AGC的需要。
图73显示了使用AD9864的典型双转换超外差接收机。射频调谐器用于选择目标信号并将其下变频至适合AD9864的第一中频。预选滤波器可以在调谐器之前，将rf输入限制在感兴趣的频带内。调谐器的输出驱动中频滤波器，该滤波器提供对相邻信道和干扰源的部分抑制，否则可能限制接收机的动态范围。设置调谐器的转换增益，使AD9864的输入信号电平的峰值不大于-18 dBm，以防止削波。AD9864将第一中频信号下变频到第二中频信号，该中频信号正好是∑-ΔADC（f/8）时钟速率的1/8，以简化数字正交解调过程。
这第二个中频信号然后由∑-Δadc数字化，解调成正交i和q分量，通过匹配的抽取滤波器进行滤波，并重新格式化，以实现与dsp的同步串行接口。在本例中，ad9864的lo和clk合成器都被启用，需要一些额外的无源组件（用于合成器的环路滤波器和clk振荡器）和lo合成器的vco。注意，并非所有要求的去耦电容器都显示出来。
第一中频频率的选择通常基于低成本标准晶体或声表面波滤波器的可用性以及系统频率规划的考虑。一般来说，晶体滤波器通常用于信道带宽小于50khz、ifs小于120mhz的窄带无线电，而saw滤波器更适合ifs大于70mhz、信道带宽大于50khz的窄带无线电。if滤波器所需的最终阻带抑制取决于在ad9864图像频带处由于下变频到第二if而需要多少抑制。该图像频带与第一中频的偏移量是第二中频频率的两倍（±f/4，取决于高侧或低侧注入）。
中频滤波器的选择性和带宽取决于相邻信道阻断器的幅度和频率偏移，这些信道阻断器可以过快地驱动ad9864的输入或产生带内互调分量。通过其固有的带通响应和数字抽取滤波器在ad9864中执行进一步抑制。注意，一些应用需要在ad9864之后的dsp中执行附加的特定于应用的滤波，以移除相邻信道和/或实现用于最佳信号检测的匹配滤波器。
选择ad9864的输出数据速率f，使其至少为所需信号的带宽或符号速率的两倍，以确保抽取滤波器提供平坦通带响应，并允许由dsp进行后处理。在确定f之后，数字滤波器的抽取因子必须设置为使得输入时钟速率f落在13 mhz到26 mhz的ad9864额定工作范围之间，并且与fclk相关的显著杂散产物不落在期望的通带内，从而导致灵敏度性能的降低。如果发现杂散分量限制了灵敏度性能，则通常可以稍微修改抽取因子以找到杂散自由通带。在给定选择的情况下，选择更高的fclk通常更可取，因为第一if的滤波要求通常取决于if频率和图像频带之间的过渡区域（±fclk/4）。最后，必须将输出ssi时钟速率、fclkout和数字驱动器强度设置为尽可能低的设置，以最小化数字诱导噪声的潜在有害影响，同时保持到dsp的可靠数据链路。请注意，ssicra、ssicrb和ssiord寄存器（0x18、0x19和0x1a）为ssi接口的优化提供了很大的灵活性。
多个AD9864设备的同步
一些应用，例如接收器分集和波束控制，可能需要两个或更多的ad9864设备在保持同步的同时并行工作。图73显示了如何级联多个AD9864设备的示例，其中一个设备充当主设备，另一个设备充当从设备。在本例中，所有设备都具有相同的spi寄存器配置，因为它们与dsp共享相同的spi接口。由于ad9864设备的每个内部计数器在初始化时的状态未知，因此需要通过syncb脉冲（见图37）对设备进行同步，以同步其数字滤波器并确保数据流的精确时
