特点
用于配置xilinx fpgas的系统内可编程proms低功耗高级CMOS或闪存处理20000个程序/擦除周期的耐久性在整个工业温度范围（–40°C至+85°C）下运行IEEE标准1149.1/1532边界扫描（JTAG）支持编程、原型制作和测试J标准的FPGA配置的标签命令启动。用于存储更长或多个比特流。专用边界扫描（JTAG）I/O电源（VCCJ）：I/O引脚与从1.8V到3.3V的电压电平兼容。使用Xilinx ISE联盟和基础软件包进行设计支持
XCF01S/XCF02S/XCF04S 3.3V电源电压 串行FPGA配置接口 可用于小尺寸VO20和VOG20封装 XCF08P/XCF16P/XCF32P 1.8V电源电压 串行或并行FPGA配置接口 可用于小尺寸VOG48、FS48和FSG48封装 设计修订技术启用S存储和访问多个设计版本以进行配置 内置数据解压器与Xilinx高级压缩技术兼容
说明Xilinx介绍了系统内可编程配置proms的平台flash系列。这些PROM具有1到32MB的密度，为存储大型XilinxFPGA配置位流提供了一种易于使用、经济高效且可重新编程的方法。平台闪存PROM系列包括3.3V XCFXS PROM和1.8V XCFXXP PROM。XCFxXS版本包括4 MB、2 MB和1 MB PROM，支持主串行和从串行FPGA配置模式XCFxxp版本包括32 MB、16 MB和
支持主串行、从串行、主选择映射和从选择映射FPGA配置模式的8 MB PROM当从一个稳定的外部时钟驱动时，PROM可以以高达33兆赫的速率输出数据。
当FPGA处于主串行模式时，它产生一个驱动可编程只读存储器的配置时钟。在CF高的情况下，启用CE和OE后的短访问时间，可在连接到FPGA DIN引脚的PROM数据（D0）引脚上获得数据。新数据在每个上升时钟边缘后的短访问时间内可用。FPGA生成适当数量的时钟脉冲来完成配置。当FPGA处于从串行模式时，可编程只读存储器和可编程只读存储器都由外部时钟源进行时钟，或者，对于XCFxxp可编程只读存储器，可编程只读存储器可用于驱动可编程只读存储器的配置时钟。XCFxxp版本的平台闪存可编程只读存储器还支持主选择映射和从选择映射（或从并行）FPGA配置模式。当FPGA处于主选择映射模式时，FPGA生成一个驱动可编程只读存储器的配置时钟。当FPGA处于从选择映射模式时，外部振荡器生成驱动PROM和FPGA的配置时钟，或者可选地，xcfxxp prom可用于驱动FPGA的配置时钟。在busy low和cf high状态下，启用ce和oe后，Proms数据（D0-D7）插脚上的数据可用。新数据可用
每个上升时钟边缘后的短访问时间。数据在CCLK的后续上升沿上被时钟送入FPGA。在从机并行/从机选择映射模式下，可以使用自由运行的振荡器。XCFxxp版本的平台flash prom提供了其他高级功能。内置数据解压器支持使用压缩的PROM文件，设计修改允许多个设计修改存储在单个PROM上或跨多个PROM存储。对于设计修订，外部管脚或内部控制位用于选择激活的设计修订。多平台闪存可编程只读存储器设备可以级联，以支持针对更大的FPGA设备或针对多个菊花链在一起的FPGA时所需的更大配置文件。当使用xcfxp平台flash prom的高级功能时，如设计修改，只能为仅包含xcfxp prom的级联链创建跨级联prom设备的编程文件。如果未启用高级xcfxxp功能，则级联链可以同时包含xcfxxp和xcfxx prom。
平台闪存可编程只读存储器用户指南，了解有关可编程只读存储器至FPGA配置硬件连接的详细指南，了解软件使用情况，查阅Xilinx FPGA的参考列表，以及各兼容平台闪存可编程只读存储器。表2列出了平台flash prom及其容量。
编程平台闪存可编程只读存储器是一个可重新编程的NOR闪存设备重新编程需要先擦除，然后执行程序操作。建议在程序运行后进行验证操作，以验证从编程源到平台闪存可编程只读存储器的数据传输是否正确。有几种编程解决方案可用。
在系统编程中，系统可编程的PROM可以单独编程，或者两个或更多个可以菊花链在一起，并通过标准的4针JTAG协议在系统中编程，
在系统编程中提供了快速和高效的设计迭代，并消除了不必要的包处理或设备套接。编程数据序列使用xilinx冲击软件和xilinx下载电缆、第三方JTAG开发系统、兼容JTAG的板测试仪或模拟JTAG的简单微处理器接口传送到设备。
指令指令序列。IMPACT软件还输出串行矢量格式（SVF）文件，用于接受SVF格式的任何工具，包括自动测试设备。在系统编程过程中，CEO的输出被驱动得很高。在系统编程期间，所有其他输出保持在高阻抗状态或保持在钳位。在系统编程过程中，忽略所有非JTAG输入引脚，包括CLK、CE、CF、OE/复位、BUSY、ENU EXT U SEL和REV U SEL[1:0]。在推荐的工作电压和温度范围内，完全支持系统编程。嵌入式，在系统编程参考设计，如Xapp058，Xilinx在系统编程中使用嵌入式微控制器，可在Xilinx网页上获得用于PROM编程和数据存储应用说明。有关使用平台flash xcfxxp proms中的设计修改功能的高级更新方法，请参阅UG161平台flash prom用户指南。oe/重置系统编程算法中的1/2/4 MB xcfxs平台flash proms会导致发出内部设备重置，导致oe/重置脉冲低。
在传统的制造环境中，第三方设备程序员可以在将prom组装到板上之前，用初始内存图像对平台flash prom进行编程。请联系首选的第三方程序员供应商以获取平台Flash PROM支持信息。Xilinx网页上提供了支持平台Flash PROM的第三方程序员供应商的示例列表，以供第三方程序员设备支持使用。有关编程人员所需的PROM数据文件格式，请参阅UG161平台闪存PROM用户指南。可以使用UG112《设备包用户指南》中的典型焊接工艺指南将预先编程的PROM组装到板上。使用系统内编程解决方案，可以在板组装后更新预先编程的PROM存储器图像。
系统可编程产品中的可靠性和耐久性Xilinx可保证系统程序擦除周期的耐久性水平为20000，数据保留期至少为20年。每个设备都符合该耐久极限内的所有功能、性能和数据保留规范
设计安全性系统可编程平台中的Xilinx闪存可编程只读存储器设备包含先进的数据安全功能，以完全保护FPGA编程数据，防止通过JTAG进行未经授权的读取。xcfxp proms也可以编程，以防止通过jtag意外写入。表3和表4分别显示了xcfxx-prom和xcfxxp-prom可用的安全设置。
读保护用户可以设置读保护安全位，以防止内部编程模式被JTAG读取或复制。读保护不会阻止写操作。对于xcfxs prom，为整个设备设置读保护安全位，重置读保护安全位需要擦除整个设备。对于XCFxxp可编程只读存储器，可为个别设计修改设置读保护安全位，重
写保护xcfxp prom设备还允许用户写保护（或锁定）特定的设计版本或prom选项设置。写保护通过写保护区域和锁定擦除指令来帮助防止无意中的JTAG指令修改区域。可通过擦除受保护区域来清除写保护设置。但是，必须首先向xcfxp prom发出一条xsc_解锁指令，才能解锁isc_擦除指令。请参阅xcfxp prom bsdl文件，以获取xsc_解锁和isc_擦除说明。小心！在XCFxxp可编程只读存储器上执行擦除操作时，影响软件总是发出一个XSC U解锁，因此，总是解锁写保护。
IEEE1149.1边界扫描（JTAG）平台闪存可编程只读存储器系列与IEEE1149.1边界扫描标准和IEEE1532系统配置标准兼容。提供测试访问端口（TAP）和寄存器，以支持所有要求的边界扫描指令，以及IEEE标准1149.1规定的许多可选指令。此外，JTAG接口还用于在系统编程（ISP）中实现，以便于在平台闪存可编程只读存储器设备上进行配置、擦除和验证操作。表5列出了
平台快闪促销。有关边界扫描结构的完整描述以及所需和可选说明，小心！xcfxp jtag tap pause状态不完全符合jtag 1149.1规范。如果需要临时暂停JTAG移位操作，则停止JTAG TCK时钟，并将JTAG TAP保持在JTAG SHIFT IR或SHIFT DR TAP状态。不要通过jtag pause ir或pause dr tap状态转换xcfxp jtag tap以临时暂停jtag移位操作。
指令寄存器在指令扫描序列中，TDI和TDO之间连接平台闪存可编程只读存储器的指令寄存器（IR）。为准备指令扫描序列，指令寄存器以固定的指令捕获模式并行加载。这个模式被移出到TDO（首先是LSB），而指令被从TDI移入指令寄存器。xcfxs指令寄存器（8位宽）xcfxs可编程只读存储器的指令寄存器（ir）为8位宽，在指令扫描序列期间连接在TDI和TDO之间。指令捕获模式的详细组成如第6页的表6所示。从xcfxx设备中移出的指令捕获模式包括ir[7:0]。IR[7:5]是保留位，设置为逻辑0。如果设备当前处于系统配置（ISC）模式，则ISC状态字段ir[4]包含逻辑1；否则，它包含逻辑0。如果在安全选项打开的情况下对设备进行编程，则安全字段ir[3]包含逻辑1；否则，它包含逻辑0。IR[2]未使用，并设置为“0”。其余的位ir[1:0]设置为“01”，如IEEE标准1149.1所定义。
xcfxxp指令寄存器（16位宽）xcfxxp prom的指令寄存器（ir）为16位宽，在指令扫描序列期间连接在TDI和TDO之间。从xcfxxp设备中移出的指令捕获模式包括ir[15:0]。IR[15:9]是保留位，设置为逻辑0。当isc操作成功时，isc错误字段ir[8:7]包含10；否则，当系统内配置（isc）操作失败时，包含01。当擦除或程序操作成功时，擦除/程序（ER/PROG）错误字段ir[6:5]包含10；否则，当擦除或程序操作失败时，包含01。当设备忙于执行擦除或编程操作时，擦除/程序（ER/PROG）状态字段IR[4]包含逻辑0；否则，它包含逻辑1。如果设备当前处于系统配置（ISC）模式，则ISC状态字段ir[3]包含逻辑1；否则，它包含逻辑0。如果采样设计修订已成功编程，则“完成”字段ir[2]包含逻辑1；否则，逻辑0表示编程不完整。其余的位ir[1:0]设置为01，如IEEE标准1149.1所定义。
边界扫描寄存器边界扫描寄存器用于在extest、sample/preload和clamp指令期间控制和观察设备管脚的状态。平台flash prom上的每个输出端都有两个寄存器级，这两个寄存器级有助于边界扫描寄存器，而每个输入端只有一个寄存器级。双向管脚共有三个寄存器级，对边界扫描寄存器起作用。对于每个输出管脚，距离TDI最近的寄存器级控制并观察输出状态，而距离TDO最近的第二级控制并观察输出管脚的高Z启用状态。对于每个输入管脚，一个寄存器级控制并观察管脚的输入状态。双向管脚将三个位组合在一起，首先是输入级位，然后是输出级位，最后是输出启用级位。输出使能级位最接近TDO。所有连接的设备管脚的边界扫描位顺序见第24页表12和第26页表13，或在BSDL文件的“属性边界\寄存器”部分下的完整边界扫描位顺序说明见相应的BSDL文件。分配给边界扫描单元0的位是边界扫描寄存器中的LSB，是最接近TDO的寄存器位。
识别寄存器idcode寄存器idcode是一个固定的、由供应商指定的值，用于电子识别正在寻址的设备的制造商和类型。IDcode寄存器的宽度为32位。可以使用idcode指令将idcode寄存器移出进行检查。IDcode可通过JTAG提供给任何其他系统组件。flash proms的idcode寄存器值。IDcode寄存器具有以下二进制格式：
用户代码注册用户代码指令允许访问一个32位用户可编程的草稿板，该草稿板通常用于提供有关设备编程内容的信息。通过使用用户代码指令，用户可编程识别码可以移出进行检查。该代码在平台闪存可编程只读存储器编程期间加载到用户代码寄存器中。如果设备为空或在编程期间未加载，则用户代码寄存器包含ffffffff h。xcfxp平台flash prom的客户代码寄存器，除了用户代码外，还可以为prom启用的每个设计版本分配一个唯一的32字节客户代码。客户代码在编程期间设置，通常用于提供有关设计修订内容的信息。读取客户代码需要专用JTAG指令。如果PROM为空白，或者所选设计版本的客户代码在编程过程中未加载，或者如果删除了特定的设计版本，则客户代码包含所有的设计版本。
XCFxxp内部振荡器的其他功能8/16/32 MB XCFxxp平台闪存Proms包括可选的内部振荡器，可用于驱动FPGA配置接口上的CLKOUT和数据管脚。在编程可编程只读存储器时，可以启用内部振荡器，并且可以将振荡器设置为默认频率或较低频率。有关内部振荡器的建议，《平台闪存可编程只读存储器用户指南》中的“XCFxxp解压和时钟选项”一章。
CLKOUT 8/16/32 MB XCFxxp平台闪存prom包括可编程选项，以启用CLKOUT信号，允许prom提供与配置接口上的数据对齐的源同步时钟。CLKOUT信号来自两个时钟源之一：CLK输入引脚或内部振荡器。在PROM编程过程中选择输入时钟源。输出数据在CLKOUT上升沿可用。CLKOUT信号在编程期间启用，并且在CE低和OE/复位高时激活。在CE上升沿转换上，如果oE/reset高且未达到PROM终端计数，那么CLKOUT在禁用前将保持激活状态八个时钟周期。在OE/重置下降沿过渡时，CLKOUT立即被禁用。禁用时，CLKOUT管脚被置于高阻抗状态，并应在外部拉高以提供已知状态。当启用clkout的级联平台flash prom完成数据传输后，第一个prom禁用clkout并驱动ceo pin启用prom链中的下一个prom。下一个可编程只读存储器一旦启用并可传输数据，就开始驱动CLKOUT信号。在无压缩的高速并行配置中，FPGA驱动配置接口上的忙信号。当busy被断言为high时，proms内部地址计数器停止递增，当前数据值保留在数据输出上。当busy处于高位时，PROM继续将CLKOUT信号驱动至FPGA，并对FPGA的配置逻辑进行计时。当FPGA脱离繁忙状态，表明它已准备好接收额外的配置数据时，PROM开始将新数据驱动到配置接口上。
解压8/16/32 MB XCFxxp平台Flash Proms包括一个内置的数据解压器，与Xilinx高级压缩技术兼容。压缩平台闪存可编程只读存储器文件是使用IMPACT软件从目标FPGA比特流创建的。仅从序列号和从序列号
当使用用压缩比特流编程的xcfxp prom时，fpga配置支持selectmap（并行）配置模式。压缩率取决于几个因素，包括目标设备系列和目标设计内容。在PROM编程过程中启用解压缩选项。在将时钟和数据驱动到FPGA的配置接口之前，PROM对存储的数据进行解压缩。如果启用了解压，则平台闪存时钟输出引脚（CLKOUT）必须用作配置接口的时钟信号，驱动目标FPGA的配置时钟输入引脚（CCLK）。必须选择可编程只读存储器的时钟输入引脚或内部振荡器作为时钟输出源。任何连接到可编程只读存储器的目标FPGA都必须在配置链中作为从站运行，配置模式设置为从站串行模式或从站选择映射（并行）模式。当解压被启用时，CLKOUT信号成为一个最大频率降低的受控时钟输出。当解压数据未准备好时，CLKOUT管脚被置于高Z状态，必须从外部拉高以提供已知状态。当启用解压缩时，会自动禁用忙输入。有关设置的详细信息，请参阅平台flash prom用户指南中的“解压设置”部分。
设计修改设计修改允许用户在单个PROM上创建最多四个独特的设计修改，或存储在多个级联PROM中。在串行和并行模式下，8/16/32 MB XCFxxp平台Flash Proms都支持设计修改。设计修改可以与压缩的PROM文件一起使用，也可以在启用CLKOUT功能时使用。可编程只读存储器编程文件以及修订信息文件（.cfi）是使用IMPACT软件创建的。需要.cfi文件才能启用影响中的设计修订编程。单个设计修订由1到N 8 MB的内存块组成。如果单个设计修订包含的数据少于8 MB，那么剩余的空间将被所有数据填充。较大的设计修订可以跨越几个8 MB内存块，最后8 MB内存块中剩余的所有空间都将被填充。8226;单个32MB可编程只读存储器包含四个8MB内存块，因此最多可存储四个独立的设计修订：一个32MB设计修订、两个16MB设计修订、三个8MB设计修订、四个8MB设计修订，等等。
启动FPGA配置通过平台flash prom启动FPGA配置的选项包括：•通电时的自动配置•向FPGA程序施加外部脉冲_b pin•按照FPGA的通电顺序或程序_b pin、fp的断言向prom施加jtag配置指令。清除GA的配置内存，选择配置模式，并且FPGA准备接受新的配置位流。FPGA的程序B pin可以由外部源控制，或者，平台flash prom包含一个可以绑定到FPGA程序B pin的CF pin。通过JTAG执行配置指令，将CF输出低脉冲一次，持续300-500 ns，重置FPGA并启动配置。影响软件可以通过设置“加载FPGA”选项发出jtag config命令来启动FPGA配置。
在启用设计修改的情况下使用XCFxxp平台闪存可编程只读存储器时，应始终将CF插脚连接到FPGA上的程序插脚，以确保在重置FPGA时对当前设计修改选择进行采样。xcfxxp prom从外部rev_sel pins或CF上升沿上的内部可编程版本选择位中对当前设计版本选择进行采样。当执行jtag config命令时，xcfxxp在启动FPGA配置序列之前对新的设计版本选择进行采样。在不修改设计的情况下使用XCFxp平台Flash PROM时，如果CF插脚未连接到FPGA程序的B插脚，则XCFxp CF插脚必须绑在较高的位置。
上电复位和上电复位激活，装置要求VCCINT电源在规定的VCCINT上升时间内单调上升至额定工作电压。如果电源不能满足此要求，则设备可能无法正确执行开机重置。在通电过程中，可编程只读存储器将OE/复位保持在低位。一旦所需电源达到其各自的POR（上电重置）阈值，则OE/重置释放将延迟（至最小值），以便在启动配置之前使电源稳定。OE/复位引脚连接到外部4.7 kΩ上拉电阻，也连接到目标FPGA的初始引脚。对于使用缓慢电源的系统，可以使用额外的电源监控电路延迟目标配置，直到系统电源通过保持oE/复位引脚低到最低工作电压。当释放oe/reset时，fpga的init pin被拉高，允许fpga的配置序列开始。如果功率下降
低于断电阈值（VCCPD），PROM复位和OE/复位再次保持在低位，直到达到POR阈值。OE/复位极性不可编程。这些加电要求如图6所示。对于全功率平台闪存可编程只读存储器，每当断言OE/复位（低）或取消断言CE（高）时，就会发生复位。地址计数器被重置，CEO被驱动得很高，剩余的输出被置于高阻抗状态。注：1。XCFxXS可编程只读存储器只要求VCCINT在释放OE/复位之前高于其POR阈值。2。xcfxxp可编程只读存储器要求VCCINT高于其POR阈值，并且VCCO在释放OE/复位前达到建议的工作电压水平。
待机模式：每当CE被取消评估（高）时，可编程只读存储器进入低功耗待机模式。在待机模式下，地址计数器被重置，CEO被驱动到高阻抗状态，其余输出被置于高阻抗状态，而与OE/重置输入的状态无关。要使设备保持低功率待机模式，JTAG插脚TMS、TDI和TDO不得拉低，TCK必须停止（高或低）。当使用FPGA完成信号驱动可编程只读存储器CE引脚高，以减少配置后的备用电源时，应使用外部上拉电阻。通常为330Ω
使用上拉电阻，但参考相应的FPGA数据表了解推荐的完成引脚上拉值。如果已完成电路连接到LED以指示FPGA配置完成，并且还连接到PROM CE引脚以启用低功耗待机模式，则应使用外部缓冲器驱动LED电路以确保PROM CE引脚上的有效转换。如果可编程只读存储器不需要低功耗待机模式，则应将CE引脚接地。
