DS21Q55 ; DS21Qx5y 点击型号查看芯片规格书
本应用说明描述了四端口单芯片收发器(sct)的JTAG硬件边界扫描功能。四端口设备的JTAG功能本质上与四个独立的DS21x5y设备菊花链连接在一起相同。DS21Q352、DS21Q354、DS21Q552、DS21Q554和DS21Q55没有单个BSDL文件，因为它们是多芯片模块，在同一封装中包含四个独立的芯片。内部JTAG引脚可以并行连接在一起，也可以根据需要采用菊花链连接。JTDI引脚连接第一个模具的JTDI输入端，JTDO4引脚连接第四个模具的JTDO输出端。JTRST、JTCLK和JTMS以并行方式连接在一起。要完成扫描链，需要在JTAG链中放置特定DS21x5y BSDL文件的四个副本。该说明包含JTAG扫描链的完整分解，并解释了如何访问设备中的所有边界扫描单元。
DS21Qx5y器件的JTAG功能本质上与四个独立的DS21x5y器件菊花链连接在一起相同。DS21Q352、DS21Q354、DS21Q552和DS21Q554没有单个BSDL文件，因为它们是多芯片模块，在同一封装中包含四个独立的芯片，其中一些引脚内部连接在一起。内部JTAG引脚可以并行连接在一起，也可以根据需要采用菊花链连接。JTDI引脚连接第一个模具的JTDI输入端，JTDO4引脚连接第四个模具的JTDO输出端。JTRST、JTCLK和JTMS简单地并行连接在一起。因此，需要在JTAG链中放置特定DS21x5y设备BSDL文件的四个副本，以便扫描DS21Qx5y的内部菊花链。
在大多数情况下，DS21Qx5y器件符号被创建为单个实体。实际上，DS21Qx5y的基础只是一个带有DS21x5y模具的印刷线板，其连接在DS21Qx5y数据表中详细说明。为了解决这个问题，可能需要做一些额外的工作来反映这个器件实际上是由四个独立的芯片组成的事实。如果在仿真程序中使用DS21Qx5y器件和相关的BSDL文件，则有两种可能的解决方案。解决此问题的最简单方法是在设计完成后更改网表以考虑内部连接。另一种方法是在设计中创建层次结构。这是相当简单的布局额外的一页或两示意图，以反映这些内部连接。但是，如果不需要模拟并且DS21Qx5y仅在物理板上运行，则可以简单地按原样使用BSDL文件。
为了减轻在BGA基板上映射单个引脚的需要，提供了下表1。该表包含端口位置(SCT编号)、BGA引脚、BSDL单元扫描位置、BSDL单元名称和其他有用信息。表已按端口位置(SCT编号)排序，然后是BSDL扫描位置。这应该允许方便地访问有关哪个BSDL扫描位置映射到哪个端口位置和BGA引脚号的必要信息。
各种DS21x5y设备的BSDL文件可以在web上找到:BSDL文件。
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| 蛇口集装箱码头 港口 | BGA销 | BSDL扫描 位置 | BSDL扫描 名字 | I / O | 数据表 象征 | 数据表说明 |
| 1 | -- | 0 | RCL | 输出 | -- | 从内部到包装 |
| 1 | M1 | 1 | A8MCLK | 输出 | 8 mclk1 | 基于RCLK1的8192 MHz时钟 |
| 1 | 平方米 | 2 | RCHBLK | 输出 | RCHBLK1 | 接收通道块SCT1 |
| 1 | H1 | 3. | RSYSCLK | 输入 | RSYSCLK1 | 接收系统时钟SCT1 |
| 1 | H2 | 4 | RLOSLOTC | 输出 | rlo / LOTC1 | 接收LOS/LOTC SCT1 |
| 1 | G1 | 5 | RSYNC | BiDir | RSYNC1 | 接收同步SCT1 |
| 1 | -- | 6 | -- | 控制 | -- | 从内部到包装 |
| 1 | K4 | 7 | RFSYNC | 输出 | RFSYNC1 | 接收帧同步SCT1 |
| 1 | L1 | 8 | RMSYNC | 输出 | RMSYNC1 | 接收多帧同步SCT1 |
| 1 | J2 | 9 | rs | 输出 | RSER1 | 接收串行数据SCT1 |
| 1 | L2 | 10 | RSIG | 输出 | RSIG1 | 接收信令输出SCT1 |
| 1 | K1 | 11 | RSIGF | 输出 | RSIGF1 | 接收信令冻结SCT1 |
| 1 | j - 1 | 12 | RCHCLK | 输出 | RCHCLK1 | 接收通道时钟SCT1 |
| 1 | L4 | 13 | RPOSO | 输出 | RPOSO1 | 接收正数据输出SCT1 |
| 1 | L3 | 14 | RNEGO | 输出 | RNEGO1 | 接收负数据输出SCT1 |
| 1 | M3 | 15 | RCLKO | 输出 | RCLKO1 | 接收时钟输出SCT1 |
| 1 | M4 | 16 | RCLKI | 输入 | RCLKI1 | 接收时钟输入SCT1 |
| 1 | R3 | 17 | RNEGI | 输入 | RNEGI1 | 接收负数据输入SCT1 |
| 1 | R4 | 18 | RPOSI | 输入 | RPOSI1 | 接收正数据输入SCT1 |
| 1 | -- | 19 | RDATA | 输出 | -- | 从内部到包装 |
| 1 | N3 | 20. | RCLK | 输出 | RCLK1 | 接收时钟SCT1 |
| 1 | F1 | 21 | RLCLK | 输出 | RLCLK1 | 接收链路时钟SCT1 |
| 1 | G2 | 22 | RLINK | 输出 | RLINK1 | 接收链路数据SCT1 |
| 1 | K3 | 23 | WRRW | 输入 | Active-Low WR (R/Active-Low W) | 写输入(读/写) |
| 1 | -- | 24 | FMS | 输入 | -- | 从内部到包装 |
| 1 | P3 | 25 | CS | 输入 | CS1校验 | 芯片选择SCT1 |
| 1 | N2 | 26 | 抽样 | 输入 | Active-Low RD (Active-Low DS) | 读输入(数据频闪) |
| 1 | P4 | 27 | ALEASA7 | 输入 | A7 /啤酒 | 地址总线位7/ALE |
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