特征
•完整的EIAJ CP1201、IEC-60958、AES3、S/PDIF兼容收发器
•+5.0V模拟电源（VA+）
•+3.3 V或+5.0 V数字接口（VL+）
•灵活的3线串行数字I/O端口
•可调采样率高达96 kHz
•低抖动时钟恢复
•插脚和微控制器对通道状态和用户数据的读/写访问
•微控制器和独立模式
•差动电缆驱动器和接收器
•片上通道状态和用户数据缓冲存储器允许块读写
•OMCK系统时钟模式
•解码音频CD Q子码
一般说明
CS8427是一个立体声数字音频收发器，具有AES3和串行数字音频输入、AES3和串行数字音频输出，并通过4线微控制器端口具有全面的控制能力。渠道状态和用户数据以块大小的缓冲区组装，使得读取/修改/写入周期变得容易。
低抖动时钟恢复机制从传入的AES3流中产生非常干净的恢复时钟。
目标应用包括A/V接收器、CD-R、DVD接收器、多媒体扬声器、数字混音控制台、特效处理器、机顶盒、计算机和音频系统。
CS8427有28针SOIC和TSSOP封装，商用（-10°C至+70°C）和自动（-40°C至+85°C）等级。CDB8427客户演示板也可用于设备评估和实施建议。详情请参阅第49页的“订购信息”。
典型接线图
*单独的模拟电源仅在RMCK用于抖动敏感任务的应用中是必要的。对于RMCK不用于抖动敏感任务的应用，通过铁氧体磁珠将VA+连接到VD+。将去耦电容器保持在VA+和AGND之间。
一般说明
CS8427是一个AES3收发器，用于数字音频系统。这些系统包括数字混音控制台、特效处理器、数字录音机和计算机多媒体系统。
音频输入/输出端口
CS8427具有以下音频端口：
•串行音频输入端口
•串行音频输出端口
•AES3或S/PDIF接收器
•AES3或S/PDIF发射机
串行音频端口使用三线格式。这个由串行音频数据流、定义音频采样帧边界的左右时钟和对数据位进行时钟计时的串行时钟信号组成。
串行音频端口可以在主模式或从模式下工作。当端口是主端口时，它将左右时钟和串行时钟提供给发送或接收串行数据的外部设备。处于从属模式的端口必须由外部设备提供其左右时钟和串行时钟，以便可以发送或接收串行音频数据。
输入采样率由应用于串行音频输入或AES3接收器的流确定。锁相环从选定的输入流中恢复输入主时钟信号RMCK。
设备的输出可以是通过串行音频输出、AES3发射机，或者同时来自这两者。在某些配置中，设备的所有音频端口可能同时使用。
串行控制端口
除了已经描述的功能块之外，设备还具有一个控制端口，允许用户读写配置部件的控制寄存器。控制端口能够在SPI或I？C串行模式下工作。该端口还具有对缓冲存储器的访问权，该存储器允许用户控制在信道状态下传输的内容和传出AES3流的用户位。
控制端口由用户的微控制器发送的串行时钟信号进行计时。即使RMCK和OMCK时钟不运行，MCU也可以读写寄存器。信道状态和用户位缓冲存储器取决于来自RMCK和OMCK的时钟。除非时钟正在运行，并且设置了时钟源控制寄存器中的运行位，否则它们不会工作。还有一个与串行控制端口和内部寄存器相关的中断信号。中断的格式可以通过寄存器设置来选择。有两个中断状态寄存器及其相关的中断屏蔽寄存器。
信道状态和用户位存储器
存储器结构包括三个缓冲区来处理信道状态信息，以及另外三个缓冲区来处理用户位。数据恢复逻辑从AES3流中提取信道状态和用户位，并将它们放在各自的D缓冲器中。每个缓冲区包含384位。
这足够存储a和B通道的一个完整的通道状态位块和一个完整的用户位块。
当D缓冲区已满时，芯片将其内容传输到E缓冲区。在E缓冲器中，信道状态和用户比特可以通过控制端口读取或写入。这允许用户修改它们以适应应用程序的需要。信道状态数据缓冲控制寄存器中的控制位BSEL确定控制端口是访问信道状态位还是访问用户位。AES3编码器从F缓冲区读取信道状态和用户位，并将它们插入输出AES3流。在发送F缓冲器位之后，设备将E缓冲器的当前内容传送到F缓冲器。
在使用AES3输入和AES3输出的应用程序中，CS8427可以自动传输符合IEC60958格式的用户数据。CS8427还允许用户访问串行拷贝管理系统（SCMS）所需的位。
在用户希望读取/修改/写入需要微控制器主动管理信道状态位的信道状态信息的应用中。该部分还具有允许在每个信道状态块中配置和传输信道状态存储器的前五个字节而无需改变的特性。有关信道状态和用户位管理的教程，请参见第50页的“附录A：外部AES3/SPDIF/IEC60958发射机和接收机组件”。
AES3和S/PDIF标准文件
本数据表假设用户熟悉AES3和S/PDIF数据格式。最好手头有AES3和IEC60958规范的最新副本，以便于参考。
Crystal应用注释AN22：数字音频接口数据结构概述包含有关数字音频规范的有用教程，但不应将其视为标准的替代品。
本文是Clifton Sanchez对SCMS数字音频传输串行拷贝管理系统的理解和实现，是SCMS的优秀教程。可从AES获得预印本3518。
数据I/O流和时钟选项
CS8427可以配置为多个连接方案，称为数据流。图7。第19页的“软件模式音频数据流切换选项”显示了数据流切换，以及控制开关的控制寄存器位；为简单起见，此图仅显示音频数据路径。为了简单起见，此图仅显示音频数据路径。图8显示了内部时钟路由和相关的控制寄存器位。时钟路由约束确定哪些数据路由选项实际可用。用户应注意，由于时钟分布架构，并非所有可能的数据流开关设置组合都有效。
如图7所示，AESBP开关允许TTL级双相、标记连接到RXP的编码数据流路由到TXP和TXN引脚驱动器。TXOFF开关使TXP和TXN输出接地。
有两种可能的时钟源。第一个被称为恢复时钟，是PLL的输出，通过RMCK引脚输出。PLL的输入可以是来自串行音频输入端口的传入AES3数据流或ILRCK字速率时钟。第二个时钟通过OMCK引脚输入，通常是一个晶体衍生的稳定时钟。时钟源控制寄存器位确定用于操作CS8427的时钟。
CS8427有另一个与控制部件启动的状态机相关的约束。启动状态机在PLL锁定之前不会完成其进程，除非其中一个在发送器数据流中（见图10）。其结果是，在PLL锁定之前，发射机不会发送信号。如果您希望在收发器模式下使用部件，而此约束是一个问题，则需要解决。以默认配置启动部件，并允许PLL锁定ILRCK引脚上的信号，然后在不停止部件的情况下，将其重新配置为收发器模式。
通过研究以下图形并适当地设置数据流控制和时钟源控制寄存器位，可以将CS8427配置为适合各种客户要求。请注意，实现串行音频输出端口和AES3发射机的应用程序必须以相同的采样率工作，因为它们都由相同的时钟源控制。
图9显示了由PLL生成的恢复时钟计时的整个数据路径。图10说明了标准AES3接收器功能。图11显示了不带PLL的标准AES3发射机功能。图12显示了带PLL的标准AES3发射机功能。
三线串行音频端口
提供一个3线串行音频输入端口和一个3线串行音频输出端口。通过设置控制寄存器，可以调整每个端口以适应所连接的设备。以下参数可调：主时钟或从时钟、串行时钟频率、音频数据分辨率、数据相对于左/右时钟的左或右对齐、第一个数据位的可选1位单元延迟、位时钟的极性和左/右时钟的极性。通过设置适当的控制位，可以使用多种格式。
图15显示了常用输入格式的选择，以及控制位设置。需要注意的是，在右对齐模式下，串行音频输出数据是“MSB extended”。这意味着在数据的MSB为“1”的子帧中，子帧中MSB前面的所有位也将为“1”。相反，在数据的MSB为“0”的子帧中，子帧中MSB前面的所有位也将为“0”。
CS8427的输入部分的时钟可以使用片上PLL从输入ILRCK字速率时钟导出。PLL操作在第16页的“AES3接收器”中描述。在使用串行音频输入端口的情况下，PLL锁定在ILRCK时钟的前沿。
图16显示了常用输出格式的选择，以及控制位设置。包含一种特殊的AES3直接输出格式，允许串行输出端口访问嵌入在串行音频数据流中的V、U和C位。P位替换为Z位，该Z位在每个块开始之前标记子帧。此格式仅在串行音频输出端口由AES3接收器恢复时钟计时时可用。
在主模式下，左/右时钟和串行位时钟是从适当的时钟域主时钟导出的输出。
在从机模式下，左/右时钟和串行位时钟是输入。左/右时钟必须与相应的主时钟同步，但如果需要，串行位时钟可以在异步突发模式下工作。通过对左/右时钟进行适当的相位调整和对串行时钟的控制，可以多路复用CS8427以共享一个串行端口。左/右时钟应连续，但占空比不必为50%，前提是每个相位有足够的串行时钟来对所有数据位进行时钟。在从属模式下，串行音频输出端口不得设置为右对齐数据。
在从机模式下使用串行音频输出端口和与端口数据源异步的OLRCK输入时，提供中断位（OSLIP）以指示何时出现重复或丢弃的采样。
AES3接收器
CS8427包括AES3数字音频接收器和AES3数字音频发射器。一个全面的缓冲方案提供对信道状态和用户数据的读/写访问。此缓冲方案在“附录B：信道状态和用户数据缓冲区管理”中描述。
AES3接收器根据AES3、IEC60958（S/PDIF）和EIAJ CP-1201接口标准接收和解码音频和数字数据。接收机由一个差分输入级（通过引脚RXP和RXN访问）、一个基于PLL的时钟恢复电路和一个将音频数据与信道状态和用户数据分离的解码器组成。
外部组件用于终止和隔离CS8427的输入数据电缆。这些部件详见第50页的“附录A：外部AES3/SPDIF/IEC60958发射机和接收机部件”。
OMCK系统时钟模式
有一种特殊模式，允许通过OMCK引脚输入的时钟通过RMCK引脚输出。此功能由控制寄存器1中的SWCLK位控制。当锁相环失锁时，压控振荡器的频率降到300khz。SWCLK功能允许来自RMCK的时钟用作系统中的时钟，当从接收器中移除输入时不会中断。此时钟切换无故障执行。来自PLL的内部电路都不是由RMCK输出的OMCK驱动的。此功能仅在软件模式下可用。
锁相环、抖动衰减和变速
请参阅附录C了解PLL的一般说明、推荐的PLL过滤器组件的选择和布局注意事项。图5显示了构成PLL滤波器的两个电容器和一个电阻器的推荐配置。
错误报告和保持功能
当解码传入的AES3数据流时，CS8427可以识别在接收器错误寄存器中指示的几种错误。解锁位指示PLL是否锁定到传入的AES3数据。V位反映当前有效位状态。BIP（双相）错误位表示传入双相编码中的错误。PAR（奇偶）位指示接收到的奇偶校验错误。
错误位是“粘性的”：它们在相关错误第一次出现时设置，并将保持设置，直到用户通过控制端口读取寄存器。这使寄存器能够记录自上次读取寄存器以来发生的所有未屏蔽错误。
接收器错误屏蔽寄存器允许屏蔽个别错误。此寄存器中的位用作接收器错误寄存器的相应位的掩码。如果掩码位设置为1，则错误被取消掩码，这意味着：其发生将在接收器错误寄存器中报告，在重发器上触发脉冲，调用重发器中断的发生，并根据保持位的状态影响当前音频采样。保留位允许选择保留上一个采样、将当前采样替换为零（静音）或不更改当前音频采样。如果掩码位设置为0，则错误被屏蔽，这意味着：它的发生不会在接收器错误寄存器中报告，不会在重放时诱发脉冲或产生重放中断，也不会影响当前音频采样。QCRC和CCRC错误不会影响当前音频样本，即使未屏蔽
信道状态数据处理
信道状态块的前两个字节被解码到接收机信道状态寄存器中。信道状态数据缓冲控制寄存器中CHS位的设置确定信道状态解码是来自A信道（CHS=0）还是B信道（CHS=1）。
直接提取PRO（professional）位。对于消费者数据，提取拷贝（版权）位，解码类别码和L位以确定SCMS状态，由原始（原始）位指示。如果在传入的AES3流中将类别代码设置为“常规”，则即使流指示没有版权，也始终会指示版权。最后，提取音频比特并用于设置音频指示器，如下面的非音频自动检测部分所述。
如果检测到50/15微秒的预加重，则相应地调整EMPH引脚的状态。
根据AES3-1992或IEC 60958对表示样本字长度的编码信道状态位进行解码。路由到串行音频输出端口的音频数据不受字长设置的影响-所有24位都在接收时传递。
“附录B：信道状态和用户数据缓冲区管理”描述了信道状态和用户位数据的总体处理。
用户数据处理
传入的用户数据缓冲在用户可访问的缓冲区中。提供了重新发送接收到的用户数据的各种自动模式。附录：通道状态和用户数据缓冲区管理描述了对CS和U数据的总体处理。
在控制寄存器位的控制下，接收到的用户数据也可以输出到U pin。根据所选的数据流和时钟选项，可能没有时钟可用于限定U数据输出。图13说明了时间安排。
如果传入的用户数据位已被编码为Q信道子码，则数据被解码并呈现在十个连续的寄存器位置中。可以启用中断来指示可以通过控制端口读取的新Q信道块的解码。
非音频自动检测
AES3数据流可用于传送非音频数据，因此了解传入的AES3数据流是否是数字音频是很重要的。该信息通常在信道状态位1（音频）中传送，该位由CS8427自动提取。但是，某些非音频源（如AC3或MPEG编码器）可能不遵守此约定，并且比特可能未正确设置。CS8427 AES3接收机可以检测到这样的非音频数据。这是通过查找由0x0000、0x0000、0x0000、0x0000、0xF872和0x4E1F组成的96位同步代码来完成的。当检测到同步代码时，将断言内部自动检测信号。如果在接下来的4096帧内未检测到其他同步代码，则自动检测将被取消断言，直到检测到另一个同步代码。接收机信道状态寄存器中的音频位是自动检测的逻辑或和接收到的信道状态位1。如果检测到非音频数据，则仍会像处理正常音频一样处理该数据。用户可以根据需要将输出静音。
AES3发射机
AES3发射机根据AES3、IEC60958（S/PDIF）和EIAJ CP-1201接口标准对音频和数字数据进行编码和传输。音频和控制数据被多路复用在一起，并进行双相标记编码。产生的比特流被直接或通过转换器驱动到输出连接器。
发射机时钟可以来自时钟输入管脚OMCK或来自输入数据。如果OMCK与数据源异步，则会提供一个中断位（TSLIP），每次丢弃或重复数据样本时，该中断位都会变高。注意，滑动的模式没有滞后，因此中断条件的发生是不确定的。
传输数据流中的信道状态（C）和用户信道（U）比特取自CS8427内的存储区域。用户可以手动访问内部存储器，也可以将CS8427配置为以几种自动模式之一运行。附录：通道状态和用户数据缓冲区管理提供了每个自动模式的详细说明，并描述了手动访问存储区域的方法。在控制端口寄存器位的控制下，可以选择通过U pin输入所发送的用户数据。图13显示了通过U引脚对U数据进行计时的计时要求。
发送帧和信道状态边界定时
TCBL pin用于控制或指示传输信道状态块边界的开始，并且可以用作输入或输出。
在一些应用中，可能需要控制发送的AES3帧边界的精确定时。这可以通过三种方式实现：
1）、当TCBL设置为input时，将TCBL高驱动超过3个OMCK时钟将导致帧启动，以及新的信道状态块启动。
2）、如果AES3输出来自AES3输入，将TCBL设置为输出将导致AES3输出帧边界与AES3输入帧边界对齐。
3）、如果AES3输出来自串行音频输入端口，而端口处于从属模式，并且TCBL设置为输出，则A通道子帧的开始将与IL-CK的前沿对齐。
TXN和TXP驱动程序
线路驱动器是低倾斜，低阻抗，差分输出，能够直接驱动电缆。当没有提供AES3发送时钟时，两个驱动器在复位期间（RST＝低）被设置为接地，并且可选地在寄存器位的控制下。CS8427还允许通过控制寄存器位立即将AES3发射机音频数据静音。
外部组件用于终止外部电缆并将其与CS8427隔离。这些部件详见附录A：外部AES3/SPDIF/IEC60958发射机和接收机部件。
单模式操作
AES3流可以以多种方式用于发送96 kHz采样率数据。一种方法是将当前格式的帧速率加倍。这就产生了一个采样率为96khz的立体声信号，通过一根双绞线传输。使用48khz帧速率AES3信号中的两个子帧来携带单声道信号的连续采样，从而实现96khz采样率流的替代方法。这使得其AES3发射机和接收机未额定为96 kHz帧速率操作的旧设备能够处理96 kHz采样率信息。在这种“单声道模式”下，立体声数据传输需要两根AES3电缆。CS8427为AES3接收器和AES3发射器提供单模式操作。接收机和发射机部分可以通过MMR和MMT控制位独立地设置为单模式。
接收器单声道模式
接收机的单声道模式有效地将输入帧速率Fsi提高了一倍。RMCK管脚上的时钟输出跟踪Fsi，因此频率比立体声模式加倍。接收器将以Fsi/2的帧速率运行，串行音频输出端口将以Fsi运行。子帧A数据将被路由到SD-OUT上的左数据字段和右数据字段。类似地，子帧B数据将被路由到SDOUT的下一个字时钟周期的左右数据字段。
只有当串行音频输出端口必须以96 kHz的频率运行时，才需要使用接收器单声道模式。如果CS8427保持在正常立体声模式并接收以单声道模式排列的AES3数据，则串行音频输出端口将以48 kHz的频率运行，左、右数据字段表示连续的音频采样。
发射机单声道模式
在发射机单声道模式下，输入端口将以音频采样率（Fso）运行，而AES3发射机帧速率将为Fso/2。可以选择连续的左声道或右声道串行音频数据样本在A和B子帧上进行传输，并且也可以选择传输的信道状态块。
仅当传入音频采样率已为96 kHz且同时包含左右音频数据字时，才需要使用发射机单声道模式。“单声道模式”AES3输出流也可以通过使CS8427保持在正常立体声模式并以48khz的字速率将连续的音频样本放置在输入数据流的左右位置来实现。
注：实现串行音频输出端口和AES3发射机的应用程序必须以相同的采样率工作，因为它们都由相同的时钟源控制。
注意：在此模式下，ILRCK和ISCLK仅为输入。
控制端口说明和定时
控制端口用于访问寄存器，允许为所需的操作模式和格式配置CS8427。此外，可以通过控制端口读取和写入信道状态和用户数据。控制端口的操作可能与音频采样率完全异步。但是，为了避免潜在的干扰问题，如果不需要操作，控制端口引脚应保持静止。
控制端口有两种模式：SPI和I？C，CS8427用作从设备。如果AD0/CS管脚在RST管脚调高后有从高到低的转换，则选择SPI模式。通过将AD0/CS管脚连接到VL+或DGND来选择I？C模式，从而永久地选择所需的AD0位地址状态。
SPITM模式
在SPI模式下，CS是CS8427芯片选择信号；CCLK是控制端口位时钟（从微控制器输入CS8427）；CDIN是微控制器的输入数据线；CDOUT是微控制器的输出数据线。数据在CCLK的上升沿上打卡，在下降沿上打卡。
图17显示了SPI模式下控制端口的操作。要写入寄存器，请降低CS。CDIN上的前7位构成芯片地址，必须是0010000b。第8位是读/写指示符（R/W），它应该是低写的。接下来的8位构成存储器地址指针（MAP），它被设置为要更新的寄存器的地址。接下来的8位是将放入映射指定的寄存器中的数据。在写入期间，CDOUT输出保持在Hi-Z状态。如果需要，可以使用47 kΩ电阻器将其外部拉高或拉低。
有一个映射自动增量功能，由映射寄存器中的INCR位启用。如果INCR为零，则映射将在连续读或写时保持不变。如果INCR设置为1，则映射将在读取或写入每个字节后自动递增，从而允许对连续寄存器进行块读取或写入。
要读取寄存器，必须通过执行一个部分写入循环将映射设置为正确的地址，该循环在映射字节之后立即结束（CS high）。可以根据需要设置或不设置MAP auto increment bit（INCR）。要开始读取，请将CS设置为低，发送芯片地址，并将读/写位（R/W）设置为高。CCLK的下一个下降沿将使寻址寄存器的MSB超时（CDOUT将保持高阻抗状态）。如果MAP auto increment位设置为1，则连续寄存器的数据将连续出现。
I2C模式
在I2C模式下，SDA是一条双向数据线。数据通过SCL进入和离开部件，时钟与数据的关系如图18所示。没有CS pin。每个CS8427都有一个唯一的地址。引脚AD0和AD1构成芯片地址的两个最低有效位，应根据需要连接到VL+或DGND。EMPH引脚用于设置AD2位，方法是将一个电阻器从EMPH引脚连接到VL+或DGND。CS8427复位时，检测到管脚的状态。七位地址字段的前四位固定在0010b。要与CS8427通信，发送到CS8427的第一个字节芯片地址字段应为0010b，后跟EMPH、AD1和AD0的设置。地址的第八位是R/W位。如果操作是写，下一个字节是内存地址指针（MAP），它选择要读或写的寄存器。如果操作是读的，映射指向的寄存器的内容将被输出。在MAP中设置自动递增位允许连续寄存器的连续读写。每个字节由一个确认位ACK分隔，ACK在读取每个输入字节后从CS8427输出。在每个发送字节之后，ACK位从微控制器输入到CS8427。只有VL+=5.0 V时才支持I2C模式。
中断
CS8427具有全面的中断能力。INT输出引脚用于驱动主机微控制器上的中断输入引脚。在没有有源上拉晶体管的情况下，INT引脚可以设置为有源低、有源高或有源低。最后一种模式用于多个外设连接到微控制器中断输入引脚的低电平、有线或连接。
如中断状态寄存器描述中所列，许多情况都可能导致中断。可以使用掩码寄存器位来屏蔽每个源。此外，每个震源可以设置为上升沿、下降沿或水平敏感。结合微控制器内的电平敏感或边缘敏感模式选项，根据设备设计师的需要，可以进行多种不同的设置。
硬件模式说明
通过将H/S引脚连接到“1”来选择硬件模式。硬件模式数据流如图19所示。音频数据通过AES3接收器输入，并路由到串行音频输出端口。与RMCK同步的不同音频数据可以输入到串行音频输入端口，并通过AES3发射机输出。
通道状态数据、用户数据和有效位信息以两种替代模式处理：A和B，由复制管脚上的启动电阻器确定。在模式A中，接收到的PRO、COPY、ORIG、EMPH和音频通道状态位在管脚上输出。从接收到的信道状态数据中复制发送的信道状态位，并且发送的U和V位为0。
在模式B中，仅输出复制管脚和原始管脚，并反映接收到的信道状态数据。通过PRO/C、EMPH/U和AUDIO/V管脚串行输入发送的信道状态位、用户数据位和有效位。第22页的图13显示了计时要求。
APMS引脚允许将串行音频输入端口设置为主端口或从端口。
如果发生有效性、奇偶校验、双相或锁定接收器错误，则当前音频样本将未经修改地传递到串行音频输出端口。
启动选项如第43页表2所示，允许选择串行音频输出端口作为主机或从机，无论TCBL是输入还是输出，音频串行端口格式和传输的C、U和V数据源。
串行音频端口格式
在硬件模式下，只有有限数量的可选串行音频端口格式可用。
应用
复位、断电和启动
当RST低时，CS8427进入低功率模式，所有内部状态复位，包括控制端口和寄存器，输出静音。当RST为高时，控制端口开始工作，所需设置应加载到控制寄存器中。将1写入运行位将导致部件离开低功耗状态并开始操作。PLL设置完成后，AES3和串行音频输出将启用。
CS8427中的一些选项由启动机制控制。在复位状态期间，一些输出引脚在内部被重新配置为输入。一旦退出复位状态，立即检测到这些引脚的电平。然后，引脚被切换为输出。此机制允许使用输出引脚在引脚和VL+（HI）或DGND（LO）之间连接一个47 kΩ的电阻器来设置CS8427中的替代模式。对于每个模式，每个启动选项选择引脚必须有一个外部上拉或下拉电阻器。在软件模式下，唯一的启动选项pin是EMPH，用于在I2C模式下为控制端口设置芯片地址位。硬件模式使用许多启动选项，详见本数据表末尾的硬件定义部分。
识别码和修订码
CS8427具有一个寄存器，该寄存器包含一个四位代码，用于指示寻址设备是CS8427。当其他CS84XX系列成员驻留在同一系统中时，这非常有用，允许使用公共软件模块。
CS8427四位修订码也可用。这允许CS8427的软件驱动程序识别特定系统中的设备版本，并相应地修改其行为。为了允许将来的修订，强烈建议将修订代码读入微控制器内的可变区域，并在适当的情况下随着修订细节的了解而使用。
电源、接地和印刷电路板布局
对于大多数应用，CS8427可以在单个+5.0V电源上运行，遵循正常的电源去耦实践，参见第11页图5。请注意，只有在VL+=5.0 V模式下才支持I？C协议。对于恢复的输入时钟（RMCK引脚上的输出）要求低抖动的应用，然后使用单独的、安静的、模拟的+5.0v电源进行V a+，与AGND分离。此外，建议在FILT、AGND、VA+、RXP和RXN管脚周围有一个单独的模拟接地平面区域。
VL+电源应与0.1μF电容器良好地解耦至DGND，以最小化AES3发射机感应瞬态。
建议广泛使用电源和接地平面、接地平面填充未使用区域和表面安装去耦电容器。去耦电容器应与CS8427安装在电路板的同一侧，以最小化电感效应，所有去耦电容器应尽可能靠近CS8427。
多个CS8427的同步
如果所有设备共享同一个主时钟、OSCLK、OLRCK和RST线路，并且在同一个主时钟下降沿上保持复位状态，则多个CS8427的串行音频输出端口可以同步。要么所有端口都需要处于从属模式，要么一个端口可以设置为主端口。
如果所有设备共享同一主时钟、TCBL和RST信号，并在同一主时钟下降沿上保持重置状态，则可以同步多个AES3发射机。TCBL引脚用于同步信道状态块边界处的多个CS8427 AES3发射机。一个CS8427必须将其TCBL设置为master；另一个必须设置为slave TCBL。或者，TCBL可以从外部逻辑导出，在这种情况下，所有CS8427设备都应该设置为从TCBL。
包装尺寸
注：1、“D”和“E1”是参考基准，不包括模具闪光或突出，但包括模具失配，并在分模线处测量，模具闪光或突出不得超过每侧0.20 mm。
2、尺寸“b”不包括拦杆突出/侵入。在最大材料条件下，允许的坝筋突出量应超过“b”尺寸的0.13 mm。至少在材料条件下，坝筋侵入不得使尺寸“b”减小0.07 mm以上。
3、这些尺寸适用于距离引线端部0.10至0.25 mm的引线平截面。
附录A：外部和接收器组件
AES3/SPDIF/IEC60958发射机
本节详细说明了将AES3发射器和接收器连接到电缆和光纤组件所需的外部组件。
AES3变送器外部部件
CS8427上的输出驱动程序设计用于驱动专业接口和用户接口。AES3专业/广播使用规范要求110Ω源阻抗和平衡驱动能力。由于发射机输出阻抗很低，因此应将110Ω电阻器与其中一个发射管脚串联。规范要求在不连接电缆的情况下，将2-7V的峰值到峰值的平衡输出驱动转换为110Ω负载。使用图20中的电路，变压器的输出受到短路保护，具有适当的源阻抗，并向110Ω负载提供5 V峰间信号。最后，两个输出插脚应连接到卡侬连接器，带有公插脚和母外壳，连接器的插脚1接地。
在用户使用的情况下，当使用无电缆在75Ω负载上测量时，IEC60958规范要求不平衡驱动电路的输出阻抗为75Ω，输出驱动电平为0.5v峰间±20%。图21所示的电路仅使用TXP引脚，并使用标准的1%电阻提供正确的输出阻抗和驱动电平。如果VL+由+3.3 V驱动，则使用243Ω和107Ω的电阻值。消费者应用程序的连接器是RCA唱机插座。此电路也有短路保护。
TXP引脚可用于驱动TTL或CMOS门，如图22所示。该电路可用于数字音频的光学连接器，因为它们通常具有TTL或CMOS兼容输入。该电路在驱动多个数字音频输出时也很有用，因为RS422线路驱动器具有TTL兼容输入。
隔离变压器要求
有关变压器选择的资源，请参阅应用说明AN134:AES和SPDIF推荐的变压器。
AES3接收器外部组件
CS8427 AES3接收器设计用于同时接受专业接口和用户接口。专业使用的数字音频规范要求使用卡侬接口的平衡接收机，其阻抗为110Ω±20%。接收器上的卡侬连接器应具有带公壳的阴针。由于接收器具有很高的输入阻抗，因此应在接收器端子上放置一个110Ω的电阻器，以匹配线路阻抗，如图23所示。尽管AES不要求变压器，但强烈建议使用变压器。
如果需要在不使用变压器的情况下进行隔离，则应将0.01μF电容器与每个输入引脚（RXP和RXN）串联，如图24所示。然而，如果不使用变压器，高频能量可能耦合到接收器中，导致模拟性能下降。
图23和图24显示了与电缆输入串联的可选直流闭锁电容器（0.1μF至0.47μF）。这提高了接收器的稳健性，防止了变压器饱和，或任何直流电流，如果电缆上存在直流电压。
在系统配置中，重要的是避免接地回路和直流电流流过电缆屏蔽层，当连接具有不同接地电位的接线盒时可能会产生这种情况。通常，将屏蔽接地至发射单元的底盘，并通过电容器将屏蔽连接至接收器处的底盘接地是良好的做法。然而，在某些情况下，将两个接线盒的接地保持在相同的电位是有利的，并且可以依靠电缆屏蔽来进行电气连接。通常，提供接地或将屏蔽电容耦合到机箱的选项可能是一个好主意。
在用户接口的情况下，标准要求接收器阻抗为75Ω±5%的不平衡电路。用户接口的连接器是RCA唱机插座。用户接口的接收器电路如图25所示。
当外部RS422接收机、光接收机或其他TTL/CMOS逻辑输出驱动CS8427接收机部分时，可以使用图26所示的电路。
隔离变压器要求
有关变压器选择的资源，请参考应用说明AN134：“AES和SPDIF推荐变压器”。
附录B：信道状态和用户数据缓冲区管理
CS8427具有全面的信道状态（C）和用户（U）数据缓冲方案，该方案允许自动管理信道状态块和用户数据。或者，提供足够的控制和访问，以允许用户通过控制端口完全管理C和U数据。请注意，运行位应设置为1，以便通过控制端口访问C和U数据缓冲区。
AES3信道状态（C）位管理
CS8427包含足够的RAM来存储a和B信道的全部C数据块（192x2＝384位），以及384位的U信息。用户可以通过控制端口读写这些ram。
CS8427在块级管理信道状态数据流，这意味着在输入端缓冲信道状态信息的整个块，与输出时基同步，然后发送。缓冲方案包括一个由3个块大小的缓冲区（名为D、E和F）组成的级联，如图27所示。每个字节的MSB表示串行C数据流中的第一位。例如，字节0（位于控制端口地址20h）的MSB是信道状态块A的使用者/专业比特。
第一个缓冲区D接受来自AES接收器的传入C数据。第二个缓冲区E接受来自D缓冲区的全部数据块。E缓冲区也可以从控制端口访问，允许读取和写入C数据。第三缓冲器（F）用作AES3发射机的C数据源。F缓冲区接受来自E缓冲区的块传输。
手动访问E缓冲区
用户可以通过控制端口读取映射到CS8427的寄存器空间中的E缓冲器来监视正在传输的数据。用户可以通过写入E缓冲器来修改要发送的数据。
用户可以配置中断启用寄存器，以便在“D到E”或“E到F”缓冲区传输发生时导致中断发生。这允许确定与E缓冲区交互的允许时间段。
还提供了“D到E”和“E到F”抑制位。当用户设置这些位时，关联的缓冲区传输将被禁用。当发生“长”控制端口交互时，可以使用这些命令。它们还可用于将缓冲区的行为与选定的音频数据流对齐。例如，如果音频数据流是AES3输出的串行端口，则有必要禁止“D toE”传输，因为这些将用无效数据覆盖所需的传输C数据。
读取和写入E缓冲区的流程图如图28和图29所示。对于读取，由于刚刚发生D到E中断，因此在下一次D到E传输之前有一个相当长的时间间隔（大约24帧的时间）。这通常是足够的时间来访问E数据，而不必禁止下一次传输。
对于写入，序列在基于输出时基的E到F传输之后开始。由于D到E传输可以在任何时候发生（这是基于输入时基的），因此在写入E缓冲区时禁止D到E传输非常重要，直到所有写入都完成。然后等待下一个E到F传输发生，然后启用D到E传输。这样可以确保写入E缓冲区的数据实际上得到传输，而不会被D到E传输覆盖。
如果要发送的信道状态块指示PRO模式，则CRCC字节由CS8427自动计算，并且不必由主微控制器写入块的最后一个字节。
在E缓冲区中保留前5个字节
D到E缓冲区的传输周期性地覆盖E缓冲区中存储的数据。对于希望传输与传入设置不同的特定频道状态设置的用户，这可能是一个问题。在这种情况下，用户必须在每次D到E覆盖之后将其设置叠加到E缓冲区上。
为了避免这个问题，CS8427能够保留E缓冲区的前5个字节，只供用户写入。使用此功能时，内部D到E缓冲区传输不会影响E缓冲区的前5个字节。因此，用户可以在前5e字节中设置一次值，并且这些设置将持续到下一个用户更改为止。此模式由通道状态数据缓冲控制寄存器启用。
串行拷贝管理系统（SCMS）
在软件模式下，CS8427允许读取/修改/写入所有信道状态位。为了符合消费模式SCMS，主微控制器需要读取和操作类别代码，适当地复制位和L位。
在硬件模式下，可以使用COPY和ORIG输入引脚或使用C位串行输入引脚来遵循SCMS协议。这些选项记录在本数据表的硬件模式部分。
4通道状态数据E缓冲区访问
E缓冲区被组织为24 x 16位字。对于每个字，MS字节是A通道数据，LS字节是B通道数据（见图27）。
访问该内存有两种方法，即单字节模式和双字节模式。通过控制寄存器位选择所需模式。
单字节模式
在许多应用中，A和B信道的信道状态块将是相同的。在这种情况下，如果用户从通道的一个块中读取一个字节，则另一个通道的相应字节将相同。类似地，如果用户向一个通道的块写入一个字节，则有必要向另一个块写入相同的字节。单字节模式利用了A和B通道状态数据通常相同的特性。
在单字节模式下读取数据时，返回一个单字节，它可以来自通道a或B数据，具体取决于寄存器控制位。如果正在进行写操作，CS8427期望将单个字节输入到其控制端口。此字节将写入地址字中的A和B位置。
单字节模式节省了用户大量的控制端口访问时间，因为它可以在1字节的访问时间内有效地访问2字节的信息。如果控制端口的自动递增寻址与此模式结合使用，则可以特别高效地进行多字节访问，例如完全块读或写。
双字节模式
有些应用中，A和B信道状态块将不相同，并且用户有兴趣访问这两个块。在这些情况下，应使用双字节模式访问E缓冲区。
在这种模式下，读取将导致CS8427从其控制端口输出两个字节。第一个字节out表示A通道状态数据，第二个字节表示B通道状态数据。写操作与此类似，因为现在必须将两个字节输入到CS8427的控制端口。A通道状态数据为第一，B通道状态数据为第二。
AES3用户（U）位管理
CS8427 U位管理器有两种工作模式：传输全零和块模式。
模式1：发送所有零点
模式1使得在输出U数据中仅传输零，而不管E缓冲区内容或嵌入在输入AES3数据流中的U数据。此模式适用于不想传送U数据，而只希望输出U信道不包含数据的用户。
模式2：块模式
模式2与用于控制C位的方案非常相似。整个U数据块从输入缓冲到输出，使用3个块大小的ram执行缓冲。用户可以通过控制端口访问这3个缓冲区中的第二个，即E缓冲区。块模式设计用于AES3输入、AES3输出情况，在这种情况下，通过控制端口使用微控制器对输入的U数据进行解码。这也是用户可以将自己的U数据合并到传输的AES3数据流中的唯一模式。
U缓冲区访问仅在双字节模式下运行，因为用户数据没有A和B块的概念。数据的排列如下下表：Bit15[A7]位14[B7]位13[A6]位12[B6]…位1[A 0]位0[B0]。每个字节中数据的排列方式是，MSB是第一个接收的位，也是第一个发送的位。读取的第一个字节是接收的第一个字节，发送的第一个字节是发送的第一个字节。如果从E缓冲区读取两个字节，将得到以下排列：A[7]B[7]A[6]B[6]….A[0]B[0]。
附录C:PLL过滤器
概述
片上锁相环（PLL）用于从输入的数据流中恢复时钟。图30是这些部分中PLL的简化图。当PLL被锁定到AES3输入流时，它在AES3流中的每个前导码处被更新。这是采样频率FS的两倍。当PLL被锁定到ILRCK时，它在FS处被更新，这样输入的占空比就不会影响抖动。
在一些应用中，RMCK管脚上显示的恢复时钟的低抖动非常重要。因此，PLL被设计成具有良好的抖动衰减特性，如图33、图34、图35和图36所示。此外，PLL被设计成仅使用AES3流的前导码来向PLL提供锁更新信息。这导致PLL不受数据相关抖动的影响，因为AES3预编码不随数据变化。
PLL能够在不改变外部成分的情况下锁定大范围的输入采样率。如果输入的采样率随后发生变化，例如在变速应用中，PLL将仅跟踪标称中心采样率的±12.5%。标称中心采样率是PLL在应用AES3数据流时或通过设置运行控制位启用CS8427时钟后首先锁定的采样率。如果超过12.5%的采样率限制，PLL将返回其宽锁定范围模式并重新获取新的标称中心采样率。
外部过滤器组件
概述
PLL行为受外部滤波器分量值的影响。第11页图5显示了构成PLL滤波器的两个电容器和一个电阻器的推荐配置。在表7和表8中，所示的32至96 kHz范围的分量值具有最高的角频率抖动衰减曲线，锁定时间最短，并且提供最佳的输出抖动性能。表6和表8所示的8至96 kHz范围的分量值允许最低输入采样率为8 kHz，并增加锁相环的锁定时间。对于96 kHz的Fsi转换，锁定时间是最坏的情况。
电容器选择
用于PLL滤波器的电容器类型可以对接收机性能产生显著影响。大的或奇异的薄膜电容器是不必要的，因为它们的引线和所需的较长的电路板痕迹增加了电路不良的电感。表面贴装陶瓷电容器是一个很好的选择，因为他们自己的电感很低，他们可以安装在靠近滤波器引脚，以尽量减少跟踪电感。对于CRIP，建议使用C0G或NPO介质，对于CFILT，建议使用X7R介质。避免使用温度系数大的电容器或对冲击和振动敏感的介电常数高的电容器。这些包括Z5U和Y5V电介质。
电路板布局
电路板的布局和电容器的选择相互影响，决定着锁相环的性能。图31包含PLL滤波器组件和旁路模拟电源电压的建议布局。0.1μF旁路电容器的形状系数为1206。RFILT和其他三个电容器的形状系数为0805。这些痕迹在带有集成电路的电路板的上表面，因此没有通电电感。记录道本身很短，以使滤波路径中的电感最小化。VA+和AGND记录道延伸回其原点，在图形中仅以截断形式显示。
成分值选择
从零件的一个版本转换到另一个版本时，可能需要更改零部件值。当从修订版A转换到修订版A1或从修订版A转换到修订版A2时，客户必须更改外部PLL部件值，但当从修订版A1转换到修订版A2时，客户不需要更改外部PLL部件值，除非该部件用于要求通过AES3或IEC60958-4接收机抖动公差规范（见表7）。
识别零件版本
包装上零件标记的第一行表示零件号和包装类型（CS8427 xx）。表5显示了零件修订及其相应的第二行零件标记的列表，该列表指示了零件的修订。
锁定RXP/RXN接收器输入
配置为仅锁定RXP/RXN接收器输入的CS8427部件应使用表6和表7中列出的外部PLL组件值。列出的32至96 kHz Fs范围的值将具有最高的角频率抖动衰减曲线，锁定时间最短，并提供最佳的输出抖动性能。
*应用中需要通过AES3或IEC60958-4接收机抖动公差规范的部件应使用这些组件值。请注意，AES3和IEC60958规范不允许锁定小于32 kHz的采样率或锁定ILRCK输入。还要注意，许多因素都会影响系统中的抖动性能。请遵循前面概述的电路和布局建议。
锁定ILRCK输入
配置为锁定IL RCK输入的CS8427部件应使用表8中列出的外部PLL组件值。注意，需要锁定到ILRCK和RXP/RXN的部分应该使用这些值。列出的32至96 kHz Fs范围的值将具有最高的角频率抖动衰减曲线，锁定时间最短，并提供最佳的输出抖动性能。
抖动容限
图32所示为AES3和IEC60958-4规范中所示的接收机抖动公差模板。CS8427与适当的外部PLL组件值一起使用的零件（如表7所示）已经过测试，以通过该模板。
抖动衰减
图33、图34、图35和图36所示为与适当的外部PLL组件值一起使用时CS8427的各种版本的抖动衰减曲线（如表7所示）。AES3和IEC60958-4规范不允许锁定小于32 kHz的采样率或锁定ILRCK输入。这些规范规定了最大2分贝抖动增益或峰值。
