ISL6551点击型号即可查看芯片规格书
HIP2100点击型号即可查看芯片规格书
ISL6551是零电压开关（ZVS）全桥为隔离电力系统设计的PWM控制器。这个该部分实现了一种独特的定频ZVS电流模式控制算法，具有较高的控制效率低电磁干扰。两个较低的驱动器由脉宽调制控制后缘采用共振延迟上层驾驶员以固定的50%占空比行驶。该集成电路集成了6x6平方毫米QFN和28铅SOIC封装，以产生完整的复杂的电源解决方案。控件功能包括控制启动的可编程软启动，零电压开关的可编程谐振延迟，可编程前缘冲裁防错由前缘触发的PWM比较器当前斜坡的峰值，斜坡的可调斜坡补偿，实现同步的驱动信号高输出电流、超高效整流应用程序和当前共享支持10个单元，有助于实现更高的可靠性和可用性以及更好的热管理。保护性功能包括可调节的逐周期峰值电流限流保护、快速短路保护（在打嗝模式下），一种关闭集成电路的闭锁关闭输入完全开启输出过电压条件或其他极端和不期望的故障，非闭锁启用输入在监视输入时接受enable命令转换器的电压和热状态，以及电压滞后锁定。此外，ISL6551包括大电流高边和低边图腾柱避免中等门额外外部驱动程序的驱动程序电容（在1MHz时高达1.6nF）应用非承诺高带宽（10MHz）误差放大器反馈环补偿，一种精确的带隙基准公差超过±1.5%（ISL6551AB）或±1%（ISL6551IB）推荐的操作条件，以及监管“监控。
除ISL6551外，其他外部元件如变压器、脉冲变压器、电容器、电感器和肖特基或同步整流器需要完整的电源解决方案。详细的200W电信使用ISL6551的电源参考设计同伴Intersil ICs、主管和监视器ISL6550和半桥驱动器HIP2100，见应用说明安1002。
特征
ZVS全桥的高速脉冲宽度调制（高达1MHz）控制
电流模式控制兼容
大电流高侧和低侧图腾柱驱动器
可调ZVS谐振延迟
10MHz误差放大器带宽
可编程软启动
精密带隙基准
闭锁停机输入
非闭锁启用输入
可调前缘下料
可调死区时间控制
用于坡度补偿的可调坡道
快速短路保护（打嗝模式）
可调节的逐周期峰值电流限制
驱动信号以实现同步整流
VDD欠压锁定
当前股份支持
“调节中”指示的±5%
QFN套餐：-符合JEDEC PUB95 MO-220 QFN-四层公寓无线索-包大纲-接近芯片规模的封装，提高了印刷电路板效率，外形更薄
提供无铅加退火（符合RoHS）
应用
全桥和推挽转换器
离线和电信/数据通信电源
高端微处理器和服务器
绝对最大额定值热信息
电源电压VDD、VDDP1、VDDP2。-0.3至16V
启用输入（开/关，LATSD）。视频显示器
功率良好吸收电流（IDCOK）。5毫安
静电放电额定值
人体模型（根据MIL-STD-883方法3015.7）。3千伏
机器型号（根据EIAJ ED-4701方法C-111）。250伏
推荐操作条件
环境温度范围
ISL6551IB。0°C至85°C
ISL6551AB。-40°C至105°C
电源电压范围，VDD。10.8伏至13.2伏
电源电压范围，VDDP1和VDDP2。<13.2伏
最大工作结温度。125摄氏度
热阻θJA（℃/W）θJC（℃/W）
QFN包（注1、3）。30 2.5条
SOIC封装（注2）。55不适用
最高结温（塑料包装）。150摄氏度
最高储存温度范围。-65°C至150°C
最高引线温度（焊接10s）。300摄氏度（仅限SOIC导线头）
注意：超过“绝对最大额定值”中列出的应力可能会对设备造成永久性损坏。这是一个压力等级和操作在本规范操作章节中所述的上述条件或任何其他条件下的装置并不隐含。
笔记：
1.θJA是在自由空气中测量的，该部件安装在具有“直接连接”特性的高效热导率测试板上。见技术简报TB379了解详细信息。
2.θJA是用安装在自由空气中的高效热导率测试板上的元件测量的。详见技术简报TB379。
3.对于θJC，“外壳温度”位置是包装底部外露金属垫的中心。
电气规范这些规范适用于VDD=VDDP=12V和TA=0°C至85°C（ISL6551IB）或-40°C至105°C（ISL6551AB），除非另有说明
电气规范这些规范适用于VDD=VDDP=12V和TA=0°C至85°C（ISL6551IB）或-40°C至105°C
（ISL6551AB），除非另有说明（续）
注：
4.由设计保证。不是100%在生产中测试
时序图说明
两个上驱动程序（UPPER1和UPPER2）在固定的50%工作循环和两个较低的驱动器（较低1和下部2）在后缘由脉宽调制控制，前缘采用共振延迟（T2和T4）。在电流模式控制中，感应开关（FET）电流（ILOWER1和ILOWER2）在斜坡调整中处理和前缘消隐（LEB）电路进行比较控制信号（EAO）。尖峰，由于寄生元素电桥电路会错误地触发比较器产生脉冲宽度调制信号。为了防止误触发感应电流信号的前缘被T1，它可以用电阻器。内部开关将模拟输入选通至脉宽调制比较器，实现消隐功能消除可能导致的响应降级延迟如果对当前反馈进行了过滤。死者时间（T3和T5）是打开上场效应管的延迟（UPPER1/UPPER2）在其对应的低场效应管之后（LOWER1/LOWER2）在桥接器关闭时关闭在正常条件下以最大占空比运行，或响应负载瞬变或输入线倾斜条件。因此，位于桥的同一边永远不能同时打开，这消除穿透电流。SYNC1和SYNC2是输出同步整流器的门控制信号。他们有偏于VDD，能够驱动电容性负载在1MHz时钟频率下高达20pF（500kHz切换频率）。具有高电流能力的外部驱动程序是需要驱动同步整流器，与同步信号（SYNC1和SYNC2）
停机时间说明
A（开/关）-当开/关被拉低时，软起动电容器放电，所有驱动器都被禁用。当在没有故障的情况下释放开/关时启动软启动。
B（过电流）-如果转换器的输出超过已加载，即PKILIM高于带隙基准电压（BGREF），软启动电容器放电非常严重很快，所有的司机都被关掉了。此后，软启动电容器缓慢充电，如果输出再次过载。软启动将保持打嗝模式只要过载条件持续。一旦过载消除，软启动电容器充电后，转换器恢复正常操作。
C（闭锁关闭）-IC闭锁关闭当拉丝销被拉高，软启动时电容器复位。
D（开/关）-无法通过开/关重置闩锁。
E（锁闩复位）-通过移除视频显示器。VDD后软启动电容器开始充电增加到开启阈值VDDON以上。
F（VDD UVLO）-当VDD低于时，IC关闭关闭阈值VDDOFF。滞后VDDHYS是包含在欠压锁定（UVLO）电路中。
引脚功能描述
函数中每个单独块的详细说明
本节包括第3页的框图。每个管脚的应用信息和设计注意事项和/或每个块也包括在内。IC偏置电源（VDD、VDDP1、VDDP2）-IC由12V±10%电源供电。-VDD为数字和模拟电路供电应该直接绕过到VSS pin0.1μF低ESR陶瓷电容器。-VDDP1和VDDP2是上部的偏置电源分别是司机和下级司机。他们应该是与PGND引脚的陶瓷电容器分离。-为了更好的使用，应该把重铜连接到这些销子上
热扩散。集成电路GND（VSS，PGND）-VSS是基准地，VDD的返回控制电路，必须远离开关噪音。它应该连接到中的PGND只有一个位置尽可能靠近集成电路。为了一个二次侧控制系统，应连接到输出电容后的网络，即输出返回引出线。对于一次侧控制系统，它应该是在输入电容器之前连接到网络，即输入-返回引脚。-PGND是功率返回，高电流返回路径VDDP1和VDDP2。它应该连接到两个低功率开关或返回尽可能接近的外部驱动程序重铜痕迹。-铜平面应连接到两个销上。
欠压锁定（UVLO）-UVLO建立有序启动并验证VDD高于开启阈值电压（VDDON）。所有的在锁定期间，驾驶员保持在低位。UVLO合并防止多次启动/关闭的滞后VDDHYS在通电的时候。-UVLO限制不适用于VDDP1和VDDP2。带隙基准（BGREF）-参考电压VREF由一个精度带隙电路。-必须用正常工作时约为399kΩ。额外的参考负载（不超过1毫安），该上拉电阻器应相应缩放。-该引脚还必须与0.1μF的低ESR断开连接陶瓷电容器。时钟发生器（CT、RD）-这个自由运行的振荡器由两个外部如图1所示的组件。CT的电容器是两个等恒流充放电源并馈入窗口比较器以设置时钟频率。RD的电阻设置时钟死区时间。研发CT的另一端应该绑在VSS的别针上尽可能靠近。对应的CT频率可以从图2中选择。-动力传动系的开关频率（Fsw）为时钟频率（Fclock），如等式1所示。
-注意，示波器探头的电容（~12pF单端）会导致CT管脚。在更高的频率下很容易看到。一个准确的工作频率可以在桥接器/同步驱动器的输出。-死区时间是打开上场效应管的延迟时间（UPPER1/UPPER2）在其对应的低场效应管之后（LOWER1/LOWER2）在桥接器关闭时关闭在正常条件下以最大占空比运行，或响应负载瞬变或输入线倾斜条件。这有助于防止位于桥的同一边。死亡时间可以是使用公式2估算：
其中M=11.4（VDD=12V）、11.1（VDD=14V）和12（VDD=10V），RD为kΩ。这种关系是如图3所示。
误差放大器（EAI、EANI、EAO）-这个放大器比较在EAI引脚连接到EANI引脚和向脉宽调制逻辑提供错误信号（EAO）。这个反馈回路补偿可通过这些别针。-EANI和EAO都被电压钳制（Vclamp）设置在CSS引脚，如图4所示。注意功能框图中的二极管表示CSS的钳位函数。
软启动（CSS）-外部电容器上的电压内部电流源ISS被馈入控制引脚误差放大器。这导致误差放大器：1）将EAO限制在软启动电压水平；和2）在EANI上通过软启动的参考信号当EANI电压高于软起动电压时的电压。因此，输出电压和电流可以通过软启动来控制电源。-箝位电压决定一个周期一个周期电源的峰值电流限制。应该是设置高于EANI和EAO电压，并且可以由外部电阻器编程，如所示图4使用方程式3。
根据方程3，箝位电压是充电电流Iss。为了更可预测的夹紧电压，CSS引脚可以连接到一个基于参考的钳位电路，如图5所示。使不依赖于软启动电流（Iss）的Vclamp，流过R1和R2的电流应为比国际空间站大得多。这种关系电路可以在方程式4中找到。
软起动上升时间（Tss）可通过方程5。输出电压的上升时间（Trise）为近似于方程式6。
驱动器（Upper1、Upper2、Lower1、Lower2）-上面两个司机按固定的50%工作制驾驶循环和两个较低的驱动器由脉宽调制控制后缘而前缘采用共振延迟。它们受到VDDP1和VDDP2的影响，分别是。-每个驱动器都能驱动电容性负载达到CL在1MHz时钟频率和较高负载下高效热工布图上的频率导电性。-UVLO将所有驱动器保持在低位，直到VDD达到开启阈值VDDON。-上层驱动器需要外部电平转换电路的帮助，如Intersil的HIP2100或脉冲驱动电桥上部电源开关的变压器转换器。
峰值电流限制（PKILIM）-当PKILIM的电压超过BGREF电压时，栅极脉冲被终止并保持在低位直到下一个时钟周期。峰值电流限制电路具有高速传播延迟为IpkDel的循环。峰值电流关机启动软启动序列。-峰值电流关断阈值通常设置得很小高于正常的逐周脉冲宽度调制峰值电流限位（Vclamp），因此通常仅激活处于短路状态。可以用ISENSE引脚的电阻分压器。电阻分压器关系在等式7中定义。-一般来说，触发点比BGREF小一些由于BGREF处的噪声和/或波纹。
闭锁停机（LATSD）-LATSD上的高TTL电平锁定IC。集成电路走了进入低功率模式，只有在VDD引脚已完全卸下。开/关不能重置闩锁。-此引脚可用于锁定电源输出过电压或其他不期望的情况。
开/关（开/关）-高标准TTL输入（也适用于VDD级）信号要打开的控制器。低TTL输入关闭控制器并终止所有驱动信号，包括同步输出。软启动复位。-此pin是非锁存输入，可以接受enable监视输入电压和转换器的热状态。
共振延迟（重新）-重新与VSS连接的电阻确定在一个较低的场效应晶体管相应的上部FET关闭。这是共振延迟，可以用方程8来估计。
-图7说明了电阻（Rúresly）和谐振延迟（tRESDLY）。图中的百分比是两个位置的公差曲线的终点。
前缘冲裁（RúLEB）-在电流模式控制中，感应开关（FET）电流为在斜坡调整和LEB电路中处理，然后与控制信号（EAO电压）相比。尖峰，由于桥电路中的寄生元件会错误触发产生脉冲宽度调制信号的比较器。防止假触发，感应电流的前沿信号被一个可以编程的周期屏蔽带RúLEB电阻。内部开关模拟门输入到PWM比较器，实现消隐消除响应降级延迟的功能如果当前反馈的筛选是合并。当前斜坡在谐振延迟时间，因为降低FET。前缘消隐功能将不启动，直到软启动（CSS）达到400 mV以上如图4和9所示。前缘冲裁（LEB）功能可以通过将RúLEB引脚绑定到VDD，即LEB=1。别动别针。-消隐时间可用公式9估算，其关系如图8所示。这个图中的百分比是两个位置的公差曲线的端点。
斜坡调整（RúRA，ISENSE）-渐变调整块添加偏移分量（200mV）和坡度调整组件在脉冲宽度调制逻辑块处处理之前的信号，如如图9所示。这确保了斜坡电压始终高于OAGS（地面感应opamp）达到“零”状态的最小电压。-ISENSE的输入信号衰减到在时钟停止时间之前或期间为零。斜坡中的电平移位和电容求和电路调整块在死区时间内重置。任何输入CLK上升沿后发生的信号转换在重新崛起之前到达脉冲宽度调制的信号出现严重错误比较器。-在此期间，典型的斜坡值为数百mV在3V满标度电流下。太多的斜坡使得控制器看起来像电压模式的PWM，而且太少斜坡导致噪音问题（抖动）。斜坡的数量（Vramp），如图9所示，用RòRA电阻，可通过公式10计算
式中，dt=占空比/Fsw-tLEB。占空比为在应用注释AN1002中详细讨论。
电流的电压表示
通过动力传动系，在ISENSE pin处正常按比例缩放以使所需峰值电流小于或等于Vclamp-200mV-Vramp，其中在CSS引脚处设置电压。同步输出（SYNC1，SYNC2）-SYNC1和SYNC2是输出同步整流器。他们受到VDD的偏见能够驱动高达20pF的电容性负载时钟频率为1MHz（开关频率为500kHz）。这些输出比关闭UPPER1和UPPER2乘以时钟死区时间，DT。-反转两个同步信号或两个较低的信号另一种可能的方法来控制同步整流器。使用这些驱动器时方案，用户应该了解可能出现在他/她的应用程序中，尤其是对均流运行和轻载的影响操作。有关更多信息，请参阅应用说明AN1002细节。-外部大电流驱动器由需要同步信号来驱动同步整流器。需要一个脉冲变压器如果集成电路用于主控制系统。
共享支持（Share，CS_COMP）-引用最高的单元是master。其他作为从属的单位，通过一个源调整它们的引用与共享负载的主参考匹配的电阻器当前。源电阻通常为1kΩ连接EANI引脚和输出参考（外部参考或BGREF），如图10所示。份额总线表示每个单元30kΩ电阻负载，最多10个单位。-“操作跨导”的输出“放大器（OTA）”只能拉高，并且在在主模式下。这样可以确保没有电流来源IC工作时输出参考。-从机单元试图驱动它们的误差放大器电压应在预先确定的偏移量（30mV）内典型）主错误电压（共享总线）。这个电流共享误差名义上为（30mV/EAO）*100%假设没有其他错误来源。满载2.5V误差安培电压，满载时的电流分配误差将是-1.2%（相对于主服务器的从属服务器）。-均流回路的带宽应为比电压环低得多噪声拾取和电压之间的相互作用调节回路和电流回路。0.1μF电容器建议在CS U COMP和VSS引脚之间实现低电流共享环路带宽（100Hz至500赫兹）
电源良好（DCOK）-DCOK引脚是一个能够下沉的开漏输出5毫安。当输出电压在乌沃夫窗口。静态调节限值为±3%，而±5%为动态调节限值。它表明当EAI在-3%到+5%范围内上升沿和下降沿的+3%至-5%范围内，如如图11所示。
-DCOK比较器甚至可能不会被触发尽管在负载下输出电压超过了±5%的限制瞬变。这是因为误差放大器滤除部分瞬态和EAI只看到剩余部分仍在限制范围内，如图12所示。“0（1/RC）”越低误差放大器的瞬态部分越大过滤掉了。
热垫（仅QFN）-在QFN包中，位于集成电路是一种“浮动”的热基板。印刷电路板这种外露模垫的“热着陆”设计应包括热通孔，下拉并连接到一个或多个埋地铜平面。这个组合垂直散热孔和埋面热扩散允许QFN实现其充分热势。这个垫子应该连接到低噪声铜平面，如Vss。-有关设计指南，请参阅TB389。
