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特征
1.8V模拟电源操作；1.8 V至3.3 V输出电源；信噪比=69.5 dBc（70.5 dBFS）至70 MHz输入；SFDR=85 dBc至70 MHz输入；低功率：395兆瓦@125毫秒/秒；650mhz带宽差分输入；片上电压基准及采样保持放大器；DNL=±0.15最小有效位；灵活的模拟输入：1 V p-p至2 V p-p范围；偏移二进制、灰色代码或二进制补码数据格式；时钟占空比稳定器；数据输出时钟；串行端口控制；内置可选数字测试模式生成可编程时钟和数据对齐。
应用
超声波设备；如果通信接收机中的采样是-95，CDMA One，IMT-2000；电池供电仪表；手持式示波器；低成本数字示波器。
一般说明
AD9233是一个单片，单1.8V电源，12位，80MSPS/105MSPS/125MSPS模数转换器（ADC），具有高性能采样保持放大器（SHA）和船上电压基准。该产品采用多级差分流水线结构，具有输出纠错逻辑，以125 MSPS的数据速率提供12位精度，并保证在整个工作温度范围内不会丢失代码。
宽带宽、真正的差分SHA允许各种用户可选择的输入范围和偏移量，包括单端应用。它适用于在连续信道中切换满标度电压电平的多路复用系统，以及在远远超过奈奎斯特速率的频率下对单信道输入进行采样。与以前可用的ADC相比，AD9233不仅节省了电源和成本，而且适用于通信、成像和医疗超声领域。
差分时钟输入控制所有内部转换周期。占空比稳定器（DCS）可以补偿时钟占空比的大幅度变化，同时保持良好的ADC整体性能。
数字输出数据以偏移二进制、灰色代码或两种补码格式表示。提供一个数据输出时钟（DCO），以确保接收逻辑的正确锁存定时。
AD9233可用于48引线LFCSP，并在工业温度范围（-40°C至+85°C）内指定。
产品亮点
1、AD9233由一个1.8V电源供电，并配有一个单独的数字输出驱动电源，以适应1.8V到3.3V的逻辑系列。
2、专利的SHA输入保持了高达225MHz的输入频率的优异性能。
3、时钟DCS在很宽的时钟脉冲宽度范围内保持ADC的整体性能。
4、标准串行端口接口支持各种产品特性和功能，例如数据格式化（偏移二进制、双倍补码或灰色编码）、启用时钟DCS、断电和电压参考模式。
5、AD9233与AD9246的引脚兼容，允许从12位简单地迁移到14位。
引脚配置和功能说明
等效电路
典型性能特征
AVDD=1.8 V；DRVDD=2.5 V；最大采样率，启用DCS，1 V内部参考；2 V p-p差分输入；AIN=-1.0 dBFS；64k采样；T=25°C，除非另有说明。所有数据显示了所有速度等级的典型性能。
操作理论
AD9233体系结构由前端SHA和流水线开关电容ADC组成。在数字校正逻辑中，来自每个级的量化输出被组合成最终的12位结果。流水线架构允许第一个阶段对新的输入样本进行操作，而其余阶段对前面的样本进行操作。采样发生在时钟的上升沿。
管道的每一级，不包括最后一级，由一个连接到开关电容DAC和级间剩余放大器（MDAC）的低分辨率闪存ADC组成。剩余放大器放大重建的DAC输出和下一级流水线中的flash输入之间的差异。每个阶段使用一位冗余，以便于对闪存错误进行数字校正。最后一级由一个flash ADC组成。
输入级包含一个差分SHA，它可以在差分或单端模式下耦合交流或直流。outputstaging块对齐数据，执行错误更正，并将数据传递到输出缓冲区。输出缓冲器由单独的电源供电，允许调整输出电压摆动。在断电期间，输出缓冲器进入高阻抗状态。
模拟输入注意事项
AD9233的模拟输入是差分开关电容器SHA，该SHA在处理差分输入信号时被设计为最佳性能。
时钟信号在采样模式和保持模式之间交替切换SHA（见图36）。当SHA切换到采样模式时，信号源必须能够在半个时钟周期内为采样电容器充电并稳定下来。与每个输入串联的小电阻有助于降低驱动源输出级所需的峰值瞬态电流。
并联电容器可以放置在输入端，以提供动态充电电流。此无源网络在ADC输入端创建低通滤波器；因此，精确值取决于应用程序。
在欠采样应用中，应减少任何并联电容器。结合驱动源阻抗，这些电容器限制了输入带宽。见应用注释AN-742，开关的频域响应-电容adc，和AN-827，一种共振方法开关电容adc与放大器的接口，以及模拟对话文章“用于宽带A/D转换器的变压器耦合前端”，以获取更多信息。
为了获得最佳的动态性能，驱动VIN+和VIN-的源阻抗应匹配，以便共模调节误差是对称的。这些误差通过ADC的共模抑制而减小。
内部差分参考缓冲器产生两个参考电压，用于定义ADC核心的输入范围。ADC核心的跨距由缓冲器设置为2×VREF。用户无法使用参考电压。提出了两个旁路点REFT和REFB进行解耦，以降低内部参考缓冲器的噪声。建议使用0.1μF电容器将REFT与REFB分离，如布局注意事项一节所述。
输入共模
AD9233的模拟输入没有内部直流偏置。在交流耦合应用中，用户必须在外部提供这种偏压。为获得最佳性能，建议将设备设置为V=0.55×AVDD；但是，设备的功能范围更广，性能合理（见图32）。设计中包括一个车载共模电压基准，可从CML引脚获得。当模拟输入的共模电压由CML引脚电压（通常为0.55×AVDD）设置时，可获得最佳性能。CML引脚必须通过0.1μF电容器与接地分离，如布局注意事项一节所述。厘米
差分输入配置
以差分输入配置驱动AD9233可获得最佳性能。对于基带应用，AD8138差分驱动器提供了优异的性能和与ADC的灵活接口。AD8138的输出共模电压很容易用AD9233的CML引脚设置（见图37），并且驱动器可以配置成Sallen-Key滤波器拓扑，以提供输入信号的频带限制。
对于信噪比是一个关键参数的基带应用，差动变压器耦合是推荐的输入配置。示例如图38所示。CML电压可以连接到变压器二次绕组的中心抽头，以偏置模拟输入。
选择变压器时必须考虑信号特性。大多数射频变压器的饱和频率低于几兆赫，过大的信号功率会导致铁心饱和，从而导致失真。
在第二奈奎斯特区及以上的输入频率下，大多数放大器的噪声性能不足以达到AD9233的真实信噪比性能。对于信噪比是关键参数的应用，建议输入变压器耦合。对于SFDR为关键参数的应用，建议采用差分双巴仑耦合输入配置。示例如图39所示。
作为在第二奈奎斯特区频率处使用变压器耦合输入的替代方案，可以使用AD8352差分驱动器。示例如图40所示。
在任何配置中，并联电容器C的值取决于输入频率和源阻抗，可能需要减小或移除。表8显示了设置RC网络的建议值。但是，这些值取决于输入信号，只能用作起动指南。
单端输入配置
尽管不推荐，但只要输入电压摆动在AVDD电源内，就可以在单端输入配置中操作AD9233。单端操作可以在成本敏感的应用中提供足够的性能。在这种配置中，由于输入共模振荡过大，SFDR和失真性能下降。如果每个输入端的源阻抗匹配，对信噪比性能的影响应该很小。图41详细说明了典型的单端输入配置。
电压基准
AD9233内置了稳定、准确的电压基准。输入范围可通过改变应用于AD9233的参考电压（使用内部参考电压或外部应用的参考电压）进行调整。ADC的输入范围跟踪参考电压的线性变化。以下各节总结了各种参考模式。参考解耦部分描述了参考的PCB布局的最佳实践和要求。
内部参考连接
AD9233中的比较器检测传感管脚处的电位，并将参考配置为四种可能的状态，如表9所示。如果传感器接地，参考放大器开关连接到内部电阻分压器（见图42），将VREF设置为1V。
将感测引脚连接到VREF将参考放大器输出切换到感测引脚，完成回路并提供0.5 V参考输出。如图43所示，如果电阻分压器连接到芯片外部，则开关再次设置为检测引脚。
这使参考放大器处于非垂直模式，VREF输出定义为：
如果检测管脚连接到AVDD管脚，则参考放大器被禁用，并且可以将外部参考电压施加到VREF管脚（参见外部参考操作部分）。
ADC的输入范围始终等于内部或外部参考的参考引脚电压的两倍。
如果使用AD9233的内部基准驱动多个转换器以改善增益匹配，则必须考虑其他转换器对基准的加载。图44描述了负载对内部参考电压的影响。
外部参照操作
可能需要使用外部基准来提高ADC的增益精度或改善热漂移特性。图45显示了内部基准在1V和0.5V模式下的典型漂移特性。
当检测管脚绑定到AVDD管脚时，内部参考被禁用，允许使用外部参考。内部电阻分压器用等效的6 kΩ负载加载外部参考（见图11）。此外，内部缓冲器生成ADC核心的正、负满标度参考。因此，外部参考电压必须限制在最大1V。
时钟输入注意事项
为获得最佳性能，AD9233采样时钟输入（CLK+和CLK-）应使用差分信号计时。信号通常通过变压器或电容器交流耦合到CLK+引脚和CLK-引脚。这些引脚内部偏置（见图5），不需要外部偏置。
时钟输入选项
AD9233具有非常灵活的时钟输入结构。时钟输入可以是CMOS、LVDS、LVPECL或正弦波信号。无论所使用的信号类型如何，时钟源的抖动都是最受关注的，如抖动注意事项部分所述。
图46显示了一种对AD9233进行计时的首选方法。低抖动时钟源通过射频变压器从单端转换为差分信号。变压器二次侧的背靠背肖特基二极管将AD9233的时钟偏移限制在大约0.8V p-p差分。这有助于防止时钟的大电压波动通过AD9233的其他部分馈送，同时保持信号的快速上升和下降时间，这对低抖动性能至关重要。
如果低抖动时钟源不可用，另一种选择是将差分PECL信号与采样时钟输入引脚进行交流耦合，如图47所示。AD9510/AD9511/AD9512/AD9513/AD9514/AD9515系列时钟驱动程序具有出色的抖动性能。
第三种选择是将差分LVDS信号交流耦合到采样时钟输入引脚，如图48所示。AD9510/AD9511/AD9512/AD9513/AD9514/AD9515系列时钟驱动程序具有出色的抖动性能。
在某些应用中，可以使用单端CMOS信号驱动采样时钟输入。在这种应用中，直接从CMOS栅极驱动CLK+，同时用0.1μF电容器绕过CLK-引脚接地。尽管CLK+输入电路电源是AVDD（1.8v），但该输入设计为可承受高达3.6v的输入电压，使得驱动逻辑电压的选择非常灵活。当用1.8V CMOS信号驱动CLK+时，需要用0.1μF电容器和39 kΩ电阻并联偏置CLK引脚（见图49）。用3.3V CMOS信号驱动CLK+时，不需要39 kΩ电阻（见图50）。
时钟占空比
典型的高速adc使用两个时钟边缘来产生各种内部定时信号。因此，这些adc可能对时钟占空比敏感。通常，时钟占空比需要±5%的公差，以保持动态性能特性。
AD9233包含一个对非采样或下降沿进行重定时的DCS，提供具有50%标称占空比的内部时钟信号。这允许在不影响AD9233性能的情况下，有广泛的时钟输入占空比。如图31所示，当DCS打开时，噪声和失真性能在很宽的占空比范围内几乎是平坦的。
输入上升沿的抖动仍然是最重要的问题，并且不会被内部稳定电路降低。占空比控制回路通常不适用于小于20 MHz的时钟频率。在时钟速率可以动态变化的应用中，需要考虑与环路相关联的时间常数，这需要在动态时钟频率增加（或减少）之后1.5μs到5μs的等待时间，然后DCS环路重新锁定到输入信号。在回路未锁定期间，将绕过DCS回路，并且内部装置定时取决于输入时钟信号的占空比。在这种应用中，可以适当地禁用占空比稳定器。在所有其他应用中，建议启用DCS电路，以最大限度地提高交流性能。
当在外部引脚模式（见表10）下运行时，可通过设置SDIO/DCS引脚或通过SPI（如表15所述）来启用或禁用DCS。
抖动注意事项
高速、高分辨率的adc对时钟输入的质量非常敏感。在给定的输入频率（F）下，由抖动（t）引起的信噪比下降计算为：
在方程中，rms孔径抖动（t）表示所有抖动源的均方根，包括时钟输入、模拟输入信号和ADC孔径抖动规范。如果欠采样应用对抖动特别敏感，如图51所示。
如果孔径抖动可能影响AD9233的动态范围，则将时钟输入视为模拟信号。时钟驱动器的电源应与ADC输出驱动器电源分开，以避免用数字噪声调制时钟信号。电源也不应与模拟输入电路（如缓冲器）共用，以避免时钟调制到输入信号上，反之亦然。低抖动，晶体控制振荡器是最好的时钟源。如果时钟是从其他类型的源（通过选通、除法或其他方法）生成的，则应在最后一步由原始时钟重定时。
请参阅应用说明AN-501，孔径不确定度和ADC系统性能，以及AN-756，采样系统和时钟相位噪声和抖动的影响，了解有关ADC抖动性能的更深入信息。
功耗和待机模式
如图52和53所示，AD9233所消耗的功率与其采样率成正比。数字功耗主要取决于数字驱动器的强度和每个输出位上的负载。最大DRVDD电流（I）可计算为：
其中N是输出位的数目（在AD9233的情况下为12）。
当每一个输出位在每一个时钟周期，即在奈奎斯特频率f/2下的一个满标度方波上切换时，就会出现这个最大电流。在实际应用中，DRVDD电流是由平均输出位数的开关量确定的，该开关量由采样率和模拟输入信号的特性决定。减少输出驱动器的电容负载可以使数字功耗最小化。
图52和图53使用的数据基于与典型性能特性部分中的图中使用的相同的工作条件，每个输出驱动器上有5 pF负载。
断电模式
通过断言PDWN引脚高，AD9233处于断电模式。在这种状态下，ADC通常耗散1.8mw。断电时，输出驱动器处于高阻抗状态。重新确认PDWN引脚低将使AD9233返回其正常工作模式。该引脚的电压公差为1.8V和3.3V。
关机模式下的低功耗是通过关闭参考、参考缓冲区、偏置网络和时钟来实现的。REFT和REFB上的去耦电容器在进入断电模式时放电，然后在恢复正常工作时必须重新充电。因此，唤醒时间与断电模式下花费的时间相关；断电周期越短，唤醒时间就越短。在REFT和REFB上使用推荐的0.1μF去耦电容器时，完全放电参考缓冲去耦电容器大约需要0.25 ms，恢复完全运行需要0.35 ms。
待机模式
使用SPI端口接口时，用户可以将ADC置于断电或待机模式。待机模式允许用户在需要更快唤醒时间时保持内部参考电路通电。有关更多详细信息，请参阅内存映射部分。
数字输出
AD9233输出驱动器可以配置为通过将DRVDD与接口逻辑的数字电源相匹配，与1.8 V至3.3 V逻辑系列接口。输出驱动器的大小可以提供足够的输出电流来驱动各种各样的逻辑系列。然而，大的驱动电流往往会导致电源上的电流故障，从而影响转换器的性能。需要ADC驱动大电容负载或大扇形输出的应用可能需要外部缓冲器或锁存器。
在外部引脚模式下运行时，通过设置SCLK/DFS引脚，可以为偏移二进制或双倍补码选择输出数据格式（见表10）。如通过SPI用户手册与高速adc接口中所述，当使用SPI控制时，可以为偏移二进制、双倍补码或灰色代码选择数据格式。
超出范围（或）条件
当模拟输入电压超出ADC的输入范围时，存在超出范围的情况。或是与特定采样输入电压对应的数据输出一起更新的数字输出。因此，或具有与数字数据相同的管道延迟。
或者当模拟输入电压在模拟输入范围内时为低，当模拟输入电压超过输入范围时为高，如图55所示。或保持高电平，直到模拟输入返回到输入范围内并完成另一个转换。通过逻辑运算并将或位与MSB及其补码相加，可以检测到超量程上限或超量程下限条件。表11是图56中使用与非门的超量程/超量程电路的真值表。
数字输出启用功能（OEB）
AD9233具有三态能力。如果OEB引脚低，则已启用输出数据驱动程序。如果OEB引脚高，则输出数据驱动器处于高阻抗状态。这不是用于快速访问数据总线。注意，OEB是参考数字电源（DRVDD），不应超过电源电压。
时机
AD9233的最低典型转换速率为10 MSPS。当时钟速率低于10毫秒/秒时，动态性能会降低。
AD9233提供具有12个时钟周期的管道延迟的锁存数据输出。数据输出在时钟信号上升沿后的一个传播延迟（t）可用。
输出数据线的长度和负载应最小化，以减少AD9233内的瞬变。这些瞬态会降低转换器的动态性能。
数据时钟输出（DCO）
AD9233提供数据时钟输出（DCO），用于捕获外部寄存器中的数据。数据输出在DCO的上升沿上有效，除非DCO时钟极性已通过SPI改变。有关图形计时说明，请参见图2。
串行端口接口（SPI）
AD9233 SPI允许用户通过ADC内部提供的结构化寄存器空间为特定功能或操作配置转换器。这提供了用户根据应用程序增加的灵活性和自定义。地址通过串行端口访问，可以通过端口写入或读取。内存被组织成字节，这些字节被进一步划分为字段，如内存映射部分所述。有关详细的操作信息，请参阅通过SPI与高速ADC的接口用户手册。
使用SPI的配置
如表13所示，三个引脚定义了该ADC的SPI。SCLK/DFS管脚同步显示给ADC的读写数据。SDIO/DCS双用管脚允许从内部ADC内存映射寄存器发送和读取数据。CSB引脚是一个激活的低控制，启用或禁用读写周期。
CSB的下降沿和SCLK的上升沿共同决定了帧的开始。图57和表14提供了串行定时及其定义的示例。
其他涉及CSB的模式也可用。CSB可以无限期地保持低位，从而永久地启用设备（这称为流媒体）。CSB可以在字节之间高挂起，以允许额外的外部计时。当CSB在通电期间被连接到高电平时，SPI功能被置于高阻抗模式。此模式开启任何SPI管脚辅助功能。如果CSB在通电时处于高位，然后将其调低以激活SPI，则SPI引脚辅助功能将不再可用，除非设备电源循环。
在指令阶段，发送16位指令。数据遵循指令阶段，长度由W0位和W1位确定。所有数据都由8位字组成。串行数据每个字节的第一位表示是否发出读或写命令。这允许串行数据输入/输出（SDIO）管脚将输入方向更改为输出方向。
除了字长之外，指令阶段还确定串行帧是读还是写操作，从而允许串行端口用于对芯片进行编程以及读取片上存储器的内容。如果指令是回读操作，则执行回读会导致串行数据输入/输出（SDIO）管脚在串行帧中的适当点处从输入更改为输出。
数据可以在MSB first或LSB first模式下发送。MSB first是开机时的默认值，可以通过配置寄存器进行更改。有关更多信息，请参阅通过SPI与高速ADC的接口用户手册。
硬件接口
表13中描述的管脚包括用户编程设备和AD9233串行端口之间的物理接口。使用SPI接口时，SCLK和CSB管脚用作输入。SDIO管脚是双向的，在写入阶段作为输入，在回读期间作为输出。
SPI接口足够灵活，可以由PROM或PIC微控制器控制。这为用户提供了使用替代方法编程ADC的能力。应用说明AN-812中详细描述了一种方法。
当不使用SPI接口时，一些管脚具有双重功能。在设备通电期间，当连接到AVDD或接地时，引脚与特定功能相关。
不带SPI的配置
在不与SPI控制寄存器接口的应用程序中，SDIO/DCS和SCLK/DFS管脚用作独立的CMOScompatible控制管脚。当设备通电时，CSB芯片选择连接到AVDD，串行端口接口被禁用。在此模式下，假设用户打算将管脚用作输出数据格式和占空比稳定器的静态控制线（见表10）。有关更多信息，请参阅通过SPI与高速ADC的接口用户手册。
内存映射
读取内存映射表
内存映射表中的每一行都有八个地址位置。内存映射大致分为三个部分：芯片配置寄存器映射（地址0x00到地址0x02）、设备索引和传输寄存器映射（地址0xFF）和ADC功能映射（地址0x08到地址0x18）。
表15中的内存映射寄存器在第一列中以十六进制显示寄存器地址号。最后一列显示每个十六进制地址的默认值。位7（MSB）列是给定的默认十六进制值的开头。例如，十六进制地址0x14，输出相位的十六进制默认值为0x00。这意味着二进制位3=0，位2=0，位1=1，位0=1或0011。此设置是默认的输出时钟或DCO相位调整选项。默认值调整DCO阶段相对于标称DCO边缘90°和相对于数据边缘180°。有关此功能的更多信息，请参阅通过SPI用户手册与高速ADC的接口。
开放位置
此设备当前不支持标记为打开的位置。需要时，这些位置应使用0写入。仅当地址位置的一部分打开时（例如，地址0x14），才需要写入这些位置。如果整个地址位置是打开的（地址0x13），则不需要写入地址位置。
默认值
从复位开始，关键寄存器加载默认值。寄存器的默认值见表15。
逻辑电平
对两个寄存器的解释如下：
•位设置与位设置为逻辑1或为位写入逻辑1同义。
•Clear a bit等同于bit设置为逻辑0或为该位写入逻辑0。
SPI可访问功能
下面是通过SPI可访问的特性列表，并简要描述了用户可以使用这些特性做什么。这些特性在通过SPI用户手册与高速adc的接口中详细描述。
•模式：设置关机或待机模式。
•时钟：通过SPI访问DCS。
•抵消：数字调整转换器偏移。
•测试I/O：将测试模式设置为输出位上有已知数据。
•输出模式：设置输出，改变输出驱动器的强度。
•输出相位：设置输出时钟极性。
•参考电压：设置参考电压。
布局注意事项
电源和接地建议
将电源连接到AD9233时，建议使用两个单独的电源：一个用于模拟（AVDD，1.8 V标称）和一个用于数字（DRVDD，1.8 V至3.3 V标称）。如果只有一个1.8V电源可用，则应首先将其连接至AVDD，然后在其连接至DRVDD之前，用铁氧体磁珠或带去耦电容器的滤波器扼流圈进行抽头和隔离。用户可以使用多个不同的去耦电容器来覆盖高频和低频。它们应靠近PC板级的入口点，并靠近跟踪长度最小的部件。
使用AD9233时，单块PC板接地平面应足够。通过对电路板的模拟、数字和时钟部分进行适当的解耦和智能分区，可以轻松实现最佳性能。
暴露桨叶热段塞建议
要求ADC底部的外露叶片连接到模拟接地（AGND），以实现AD9233的最佳电气和热性能。印刷电路板上的外露连续铜平面应与AD9233外露拨杆（插脚0）配合。铜平面应该有几个通孔，以实现最低可能的电阻热路径，以便散热通过PCB底部。这些通孔应填充或塞住焊料。
为了使ADC和PCB之间的覆盖率和附着力最大化，通过在PCB上叠加一个丝网将连续平面分割成几个均匀的部分。这在回流过程中提供了两个连接点。使用一个没有分区的连续平面只保证ADC和PCB之间有一个连接点。PCB布局示例见图58。有关芯片级封装的封装和PCB布局的详细信息，请参阅应用说明AN-772，引线框架芯片级封装（LFCSP）的设计和制造指南。
CML
应使用0.1μF电容器将CML引脚与接地分离，如图38所示。
RBIAS
AD9233要求用户在RBIAS引脚和接地之间放置一个10 kΩ电阻。该电阻设置ADC磁芯的主电流基准，并且至少应有1%的公差。
参考解耦
VREF管脚应与一个低ESR 1.0μF电容器和一个0.1μF陶瓷低ESR电容器并联，从外部断开接地。在所有参考配置中，REFT和REFB是为减少由内部参考缓冲器引起的噪声而提供的旁路点。建议在REFT/REFB上放置一个外部0.1μF陶瓷电容器。虽然不需要放置这种0.1μF电容器，但没有它，信噪比性能将降低约0.1db。所有参考去耦电容器应放置在尽可能靠近ADC的位置，且轨迹长度最小。
评估委员会
AD9233评估板提供在各种模式和配置下操作ADC所需的所有支持电路。转换器可以通过双巴伦配置（默认）或通过AD8352差分驱动器进行差分驱动。ADC也可以单端驱动。提供单独的电源引脚，以将DUT与AD8352驱动电路隔离。每个输入配置都可以通过各种组件的正确连接来选择。图59显示了用于评估AD9233交流性能的典型工作台特性设置。
用于模拟输入和时钟的信号源具有非常低的相位噪声（<1ps rms抖动）是实现转换器最佳性能的关键。为了达到规定的噪声性能，还需要对模拟输入信号进行适当的滤波，以消除谐波，降低输入端的集成或宽带噪声。
请参见图60至图70，以获得完整的示意图和布局图，这些示意图和布局图演示了应在系统级应用的路由和接地技术。
电源
该评估板配有一个壁挂式开关电源，提供6伏，2安的最大输出。只需将电源连接到额定100伏交流电到240伏交流电的墙壁插座，频率为47赫兹到63赫兹。另一端是一个2.1毫米内径的插孔，在P500连接到PCB。一旦在PC板上，6 V电源在连接到五个低电压降线性稳压器之前被熔合和调节，这些线性稳压器为板上的各个部分提供适当的偏压。在非故障状态下操作评估板时，可以拆下L501、L503、L504、L508和L509以断开开关电源。这使得用户能够独立地对电路板的每个部分进行偏置。使用P501为每个部分连接不同的电源。
尽管AVDD-DUT和DRVDD-DUT至少需要一个1.8v电源，电流容量为1a，但建议在模拟和数字电源中使用单独的电源。
要使用AD8352选项操作评估板，需要单独的5.0V模拟电源。5.0 V电源或AMP_VDD应具有1 a电流能力。要使用备用SPI选项操作评估板，除了其他电源外，还需要单独的3.3V模拟电源。3.3V电源（AVDD U 3.3V）也应具有1A电流能力。焊料跳线J501、J502和J505允许用户组合这些电源。有关更多详细信息，请参见图64。
输入信号
当连接时钟和模拟源时，使用低相位噪声的干净信号发生器，如Rohde&Schwarz SMHU或Agilent HP8644信号发生器或同等产品。使用一米长、屏蔽、RG-58、50Ω同轴电缆连接评估板。输入ADC所需的频率和振幅。通常情况下，大多数ADI评估板可以接受~2.8V p-p或13dBm正弦波输入。连接模拟输入源时，建议使用带50Ω终端的多极窄带带通滤波器。模拟设备使用TTE？、Allen航空电子设备和K&L？型带通滤波器。如果可能，将过滤器直接连接到评估板。
输出信号
并行CMOS输出直接与模拟接口
设备的标准单通道FIFO数据采集板（HSC-ADC-EVALB-SC）。有关FIFO板及其可选设置的更多信息，请访问/FIFO。
默认操作和跳线选择设置
以下是AD9233版本允许的默认和可选设置或模式列表。评估委员会。
POWER
将评估工具包中提供的开关电源连接在47 Hz至63 Hz和P500处的额定100 V ac至240 V ac墙壁插座之间。
车辆识别号
评估板是为双巴伦配置模拟输入设置的，最佳阻抗为50Ω，匹配频率为70MHz。为了获得更多的带宽响应，可以改变或移除模拟输入端的差动电容（见表8）。模拟输入的共模是通过ADC的CML引脚从变压器的中心抽头发展而来的。有关更多信息，请参阅模拟输入注意事项部分。
VREF
VREF通过将传感销通过JP507（引脚1和引脚2）。这导致ADC在2.0 V p-p满标度范围内工作。评价委员会还包括一个单独的外部参照选择。只需将JP507连接在引脚2和引脚3之间，连接JP501，并在E500处提供外部参考。电压参考章节详细说明了VREF选项的正确使用。
印度卢比
RBIA需要10 kΩ（R503）接地，用于设置ADC核心偏置电流。
时钟
默认时钟输入电路是从使用高带宽1:1阻抗比变压器（T503）的简单变压器耦合电路导出的，该变压器向时钟路径添加非常低的抖动量。时钟输入端接50Ω，交流耦合以处理单端正弦波输入。变压器将单端输入转换为差分信号，该差分信号在输入ADC时钟输入之前被截断。
PDWN
要启用断电功能，请连接JP506，将PDWN引脚短接至AVDD。
CSB
CSB引脚在内部上拉，将芯片设置为外部引脚模式，以忽略SDIO和SCLK信息。要将CSB引脚控制连接到评估板上的SPI电路，请连接JP1引脚1和引脚2。要将芯片设置为串行管脚模式并启用SDIO和SCLK管脚上的SPI信息，请将JP1低位（连接管脚2和3）连接到始终启用模式。
SCLK/DFS系统
如果SPI端口处于外部pin模式，则SCLK/DFS pin设置输出的数据格式。如果管脚保持浮动，管脚会在内部下拉，将默认条件设置为二进制。连接JP2引脚2和引脚3将格式设置为两个补码。如果SPI端口处于串行引脚模式，连接JP2引脚1和引脚2将SCLK引脚连接到板上SPI电路。有关详细信息，请参阅串行端口接口（SPI）部分。
SDIO/DCS系统
如果SPI端口处于外部pin模式，SDIO/DCS pin动作设置占空比稳定器。如果管脚保持浮动，管脚会在内部上拉，将默认条件设置为“启用DCS”。要禁用DCS，请连接JP3引脚2和引脚3。如果SPI端口处于串行引脚模式，连接JP3引脚1和引脚2将连接SDIO引脚连接到车载SPI电路。有关详细信息，请参阅串行端口接口（SPI）部分。
备用时钟配置
差分LVPECL时钟也可用于使用AD9515（U500）对ADC输入进行时钟。使用此驱动器选项时，需要填充表16中列出的组件。有关更多信息，请参阅AD9515数据表。
要将模拟输入配置为驱动AD9515而不是默认的转换器选项，需要添加、删除和/或更改以下组件。
•删除默认时钟路径中的R507、R508、C532和C533。
•在默认时钟路径中用0Ω电阻器和C531填充R505。
•填充R511、R512、R513、R515到R524、U500、R580、R582、R583、R584、C536、C537和R586。
如果使用振荡器，也可以使用两个振荡器封装选项（OSC500）来检查ADC的性能。JP508为用户提供了使用enable管脚的灵活性，这在大多数振荡器上都很常见。填充OSC500、R575、R587和R588以使用此选项。
替代模拟输入驱动器配置
本节提供使用AD8352的替代模拟输入驱动器配置的简要说明。当使用这个特定的驱动器选项时，需要按照表16所列填充一些组件。有关AD8352差分驱动器的更多详细信息，包括其工作原理和可选的管脚设置，请参阅AD8352数据表。
要将模拟输入配置为驱动AD8352而不是默认变压器选项，需要添加、删除和/或更改以下组件：
•移除默认模拟输入路径中的C1和C2。
•在模拟输入路径中用200Ω电阻填充R3和R4。
•使用除R594、R595和C502之外的所有组件填充可选放大器输入路径。注意，要终止输入路径，只应填充其中一个组件（R9、R592或R590和R591）。
•在模拟输入路径中用5 pF电容器填充C529。
目前，R561和R562装有0Ω电阻，以允许信号连接。如果需要其他要求，此区域允许用户设计筛选器。
评估板布局
外形尺寸
