120点击型号即可查看芯片规格书
240点击型号即可查看芯片规格书
摘要
用于通信、图形和图像应用的高性能信号处理器；超级哈佛建筑；四条独立总线用于双数据采集，指令获取和非侵入式I/O；32位IEEE浮点计算单元-乘法器、算术运算器和移位器；双端口片上SRAM与集成I/O；外设-一个完整的片上系统；集成多处理功能；主要特点：40 MIPS，25 ns指令速率，单周期指令执行；120 MFLOPS峰值，80 MFLOPS持续性能；模位反向寻址的双数据地址发生器；零开销的高效程序排序循环：单循环循环设置；IEEE JTAG标准1149.1测试访问端口和片上仿真；240引线热增强MQFP封装；225球塑料球栅阵列（PBGA）；32位单精度和40位扩展精度；IEEE浮点数据格式或32位定点数据格式并行计算；与并行的单周期乘法和算术运算；双内存读/写和指令获取；加速FFT的乘法加减法；蝶形计算；2mbit片上SRAM；双端口，由核心处理器独立访问和DMA；片外存储器接口；4千兆字可寻址；可编程等待状态生成，页面模式DRAM支持。
DMA控制器；用于ADSP-21062之间传输的10个DMA信道；内部存储器和外部存储器；外围设备、主机处理器、串行端口或链路港口；在40兆赫的背景DMA传输，与全速处理器执行；16位和32位微处理器的主机处理器接口；主机可以直接读写ADSP-21062内部记忆；多处理；可扩展DSP多处理的无胶连接建筑；并行总线的分布式片上总线仲裁；连接多达六个ADSP-21062s Plus主机；用于点到点连接和阵列的六个链路端口多处理；240mbytes/s并行总线传输速率；通过链路端口的240 MB/s传输速率；串行端口；两个40mbit/s同步串行端口，带Com扩展硬件；独立的发送和接收功能。
一般说明
此数据表表示用于33 MHz和40 MHz速度等级的ADSP-21062（5 V）和ADSP-21062L（3.3 V）处理器的生产发布规范。产品名称“ADSP-21062”在本数据表中用于表示所有设备，除非另有明确说明。
一般说明
ADSP-21062 SHARC超级哈佛结构计算机是一种信号处理微型计算机，提供了新的功能和性能水平。ADSP-21062 SHARC是为高性能而优化的32位处理器数字信号处理器应用。ADSP-21062以ADSP-21000数字信号处理器为核心，构成一个完整的片上系统，增加了一个双端口片上SRAM和一个专用I/O总线支持的集成I/O外设。
ADSP-21062采用高速低功耗CMOS工艺制造，指令周期为25ns，工作速度为40MIPS。通过片上指令缓存，处理器可以在一个周期内执行每一条指令。表一显示了ADSP-21062的性能基准。
ADSP-21062 SHARC代表了一种新的信号计算机集成标准，它将高性能浮点数字信号处理器内核与集成的片上系统功能相结合，包括一个2兆位的SRAM存储器（ADSP-21060上的4兆位）、主处理器接口、DMA控制器、串行端口和链路端口以及无胶的并行总线连接数字信号处理器多处理。
图1显示了ADSP-21062的框图，说明了以下架构特性：带有共享数据寄存器文件；数据地址生成器（DAG1、DAG2）；带指令缓存的程序序列器；片上定时SRAM与片外存储器和外围设备；主机端口和多处理器接口；DMA控制器；串行端口和链路端口；JTAG测试访问端口。
图2显示了一个典型的单处理器系统。多处理系统如图3所示。
ADSP-21000系列核心架构
ADSP-21062包括ADSP-21000系列核心的以下架构特征。ADSP-21062处理器与ADSP-21020的代码和功能兼容。
独立的并行计算单元
算术/逻辑单元（ALU）、乘法器和移位器都执行单周期指令。这三个单元并行排列，最大化了计算吞吐量。单个多功能指令执行并行运算单元和乘法器操作。这些计算单元支持IEEE 32位单精度浮点、扩展精度40位浮点和32位定点数据格式。
数据寄存器文件
通用数据寄存器文件用于在计算单元和数据总线之间传输数据，并用于存储中间结果。这个10端口，32寄存器（16个主寄存器，16个次寄存器）寄存器文件，结合ADSP21000哈佛体系结构，允许计算单元和内部存储器之间的无约束数据流。
指令和两个操作数的单周期获取ADSP-21062具有增强的哈佛体系结构，其中数据存储器（DM）总线传输数据，程序存储器（PM）总线传输指令和数据（见图1）。由于其独立的程序和数据存储总线以及片上指令缓存，处理器可以在一个周期内同时获取两个操作数和一条指令（从缓存）。
指令缓存
ADSP-21062包括一个片上指令高速缓存，该高速缓存支持三总线操作以获取一条指令和两个数据值。缓存是选择性的，只缓存取数与PM总线数据访问冲突的指令。这允许全速执行核心、循环操作，如数字滤波器乘法累加和FFT蝶形处理。
带硬件循环缓冲区的数据地址生成器ADSP-21062的两个数据地址生成器（DAG）在硬件上实现循环数据缓冲区。圆形缓冲器允许有效编程延迟线和数字信号处理所需的其他数据结构，通常用于数字滤波器和傅里叶变换。ADSP-21062的两个DAG包含足够的寄存器，可以创建多达32个循环缓冲区（16个主寄存器集，16个次寄存器集）。DAG自动处理环绕的地址指针，减少了开销，提高了性能并简化了实现。循环缓冲区可以在任何内存位置开始和结束。
灵活指令集
48位指令字可容纳各种并行操作，以实现简洁的编程。例如，ADSP21062可以有条件地在一条指令中执行乘法、加法、减法和分支。
ADSP-21062/ADSP-21062L功能
扩充ADSP-21000系列核心，ADSP-21062增加了以下架构功能：
双端口片上存储器
ADSP-21062包含两个兆位的片上SRAM，每一个都被组织成两个1 Mbits的块，可以为不同的代码和数据存储组合进行配置。每个内存块都是双端口的，由核心处理器和I/O处理器或DMA控制器进行单周期独立访问。双端口存储器和独立的片上总线允许在一个周期内从内核传输两个数据，从I/O传输一个数据。
在ADSP-21062上，存储器可以配置为32位数据的最大64K字、16位数据的最大128K字、48位指令的最大40K字（或40位数据）或最大为2兆位的不同字大小的组合。所有内存都可以作为16位、32位或48位字访问。
支持16位浮点存储格式，有效地将可存储在芯片上的数据量加倍。32位浮点和16位浮点格式之间的转换是在一条指令中完成的。
虽然每个存储块可以存储代码和数据的组合，但是当一个块存储数据时，使用DM总线进行传输，而另一个块存储指令和数据时，使用PM总线进行传输，访问效率最高。以这种方式使用DM总线和PM总线，每个内存块有一个专用的总线，保证了两次数据传输的单周期执行。在这种情况下，指令必须在缓存中可用。当其中一个数据操作数通过ADSP21062的外部端口传输到片外或从片外传输时，也保持单周期执行。
片外存储器和外设接口ADSP-21062的外部端口提供处理器与片外存储器和外围设备的接口。4G的片外地址空间包含在ADSP-21062的统一地址空间中。用于PM地址、PM数据、DM地址、DM数据、I/O地址和I/O数据的独立片上总线在外部端口上多路复用，以创建具有单个32位地址总线和单个48位（或32位）数据总线的外部系统总线。
通过对高阶地址行进行片上解码以生成存储库，从而方便了外部存储设备的寻址选择信号。为了简化页面模式DRAM的寻址，还生成了单独的控制线。ADSP-21062提供可编程内存等待状态和外部内存确认控制，允许以可变访问、保持和禁用时间要求与DRAM和外围设备进行接口。
主机处理器接口
ADSP-21062的主机接口允许轻松连接到16位和32位的标准微处理器总线，不需要额外的硬件。支持以高达处理器全时钟速率的速度进行异步传输。主机接口通过ADSP-21062的外部端口访问，并将内存映射到统一地址空间。主机接口有四个DMA通道；代码和数据传输以较低的软件开销完成。
主机处理器使用主机总线请求（HBR）、主机总线授权（HBG）和就绪（REDY）信号请求ADSP-21062的外部总线。主机可以直接读写ADSP-21062的内部存储器，并可以访问DMA通道设置和邮箱寄存器。为有效执行主机命令提供了矢量中断支持。
DMA控制器
ADSP-21062的片上DMA控制器允许零开销数据传输，无需处理器干预。DMA控制器对处理器核心独立且不可见地操作，允许在核心同时执行其程序指令时进行DMA操作。
DMA传输可以发生在ADSP-21062的内部存储器和外部存储器、外部外设或主机处理器之间。DMA传输也可以发生在ADSP-21062的内部存储器与其串行端口或链路端口之间。外部存储器和外部外围设备之间的DMA传输是另一种选择。在DMA传输期间执行16、32或48位字的外部总线打包。
ADSP-21062-2通过链路端口提供10个DMA通道，4个通过串行端口，4个通过处理器的外部端口（用于主机处理器、其他ADSP-21062s、内存或I/O传输）。四个额外的链路端口DMA通道与串行端口1和外部端口共享。程序可以下载到ADSP21062使用DMA传输。异步片外外设可以使用DMA请求/授权线（DMAR1-2、DMAG1-2）控制两个DMA信道。其他DMA功能包括在DMA传输完成时生成中断，以及用于自动链接DMA传输的DMA链。
串行端口
ADSP-21062具有两个同步串行端口，为各种数字和混合信号外围设备提供廉价的接口。串行端口可以以处理器的全时钟速率运行，每个端口的最大数据速率为40mbit/s。独立的发送和接收功能为串行通信提供了更大的灵活性。串行端口数据可以通过DMA自动地在片上存储器之间传输。每个串行端口都提供TDM多通道模式。
串行端口可以使用小端或大端传输格式，字长可从3位到32位选择。它们提供可选的同步和传输模式以及可选的μ-律或A-律压扩。串行端口时钟和帧同步可以在内部或外部生成。
多处理
ADSP-21062提供了为多处理器DSP系统量身定制的强大功能。统一地址空间（见图4）允许处理器间直接访问每个ADSP21062的内部存储器。分布式总线仲裁逻辑包含在芯片上，用于简单、无胶连接最多包含六个ADSP-21062s和一个主机处理器的系统。主处理器转换只产生一个周期的开销。总线仲裁可以选择固定优先级或旋转优先级。总线锁允许信号量的不可分割的读-修改-写序列。为处理器间命令提供矢量中断。在链路端口或外部端口上，处理器间数据传输的最大吞吐量为240 MB/s。广播写入允许将数据同时传输到所有ADSP-21062s，并可用于实现反射信号量。
链接端口
ADSP-21062具有六个4位链路端口，提供额外的I/O功能。链路端口可以每周期计时两次，允许每个端口每周期传输八位数据。链路端口I/O对于多处理系统中的点到点处理器间通信特别有用。
链路端口可以独立和同时工作，最大数据吞吐量为240mbytes/s。链路端口数据被打包成32位或48位字，可以由核心处理器直接读取或由DMA传输到片上存储器。
每个链路端口都有自己的双缓冲输入和输出寄存器。时钟/应答握手控制链路端口传输。传输可编程为发送或接收。
程序启动
ADSP-21062的内部存储器可以在系统通电时从8位EPROM、主机处理器或通过其中一个链路端口启动。引导源的选择由BMS（引导内存选择）、EBOOT（EPROM引导）和LBOOT（链接/主机引导）管脚控制。32位和16位主机处理器可用于引导。
开发工具
ADSP-21062支持一整套软件和硬件开发工具，包括EZ-ICE内循环模拟器、EZ-LAB®开发板、EZ-KIT和开发软件。EZ-LAB包含一个评估板带有ADSP-21062（5 V）处理器并提供与PC的串行连接。SHARC EZ-KIT将用于PC的ADSP21000系列开发软件和EZ-LAB ADSP-21062的开发板组合在一个软件包中。除了EZ-LAB开发板之外，EZ-KIT还包含一个优化编译器、汇编程序、指令级模拟器、运行时库、诊断实用程序和一整套示例程序。
同样的EZ-ICE硬件可以用于ADSP-21060/ADSP-21061，以完全模拟ADSP-21062，除了显示和修改两个新的运动寄存器。模拟器不会显示这两个寄存器，但您的代码可以使用它们。
模拟设备的ADSP-21000系列开发软件包括基于代数语法的易于使用的汇编程序、汇编库/库、链接器、指令级模拟器、ANSI C优化编译器、CBug8482; C类源代码级调试器，以及一个包含DSP和数学函数的C运行库。优化编译器包括基于ANSI数值C扩展组工作的数值C扩展。数值C为C语言提供了数组选择、向量数学运算、复杂数据类型、循环指针和变量的扩展有维度的数组。ADSP-21000系列开发软件可用于PC和Sun平台。
ADSP-21062 EZ-ICE仿真器采用ADSP-21062处理器的IEEE1149.1JTAG测试访问端口，在仿真过程中对目标板处理器进行监控。EZ-ICE提供全速仿真，允许检查和修改内存、寄存器和处理器堆栈。通过使用处理器的JTAG接口确保了非侵入式电路内仿真。仿真程序不会影响目标系统的加载或定时。
ADSP-21000系列硬件和软件开发工具数据表（ADDS-210xx-Tools）中提供了更多详细信息和订购信息。本数据表可向任何模拟设备销售办公室、经销商或文献中心索取。
除了模拟设备提供的软件和硬件开发工具外，第三方还提供了一系列支持SHARC处理器系列的工具。硬件工具包括SHARC PC插件卡、多处理器SHARC VME板和具有多个SHARC和附加内存的子卡模块。这些模块基于SHARCPAC™ 模块规格。第三方软件工具包括Ada编译器、DSP库、操作系统和框图设计工具。
附加信息
本数据表概述了ADSP-21062的体系结构和功能。有关ADSP-21000系列核心体系结构和指令集的详细信息，请参阅ADSP-21062 SHARC用户手册第二版。
管脚功能说明
ADSP-21062管脚定义如下所示。ADSP-21062和ADSP-21062L上的所有管脚都相同。被标识为同步的输入必须符合CLKIN（或用于TMS、TDI的TCK）的定时要求。标识为异步（A）的输入可以异步断言为CLKIN（或异步断言为TRST的TCK）。
除了ADDR31-0、DATA47-0、FLAG3-0、SW和具有内部上拉或下拉电阻器（CPA、ACK、DTx、DRx、TCLKx、RCLKx、LxDAT3-0、LxCLK、LxACK、TMS）的输入外，未使用的输入应与VDD或GND连接或拉动和TDI）-这些引脚可以保持浮动。这些引脚有一个逻辑电平保持电路，防止输入内部浮动。
A=异步 G=接地 I=输入 O=输出 P=电源 S=同步 （A/D）=主动驱动 （O/D）=开漏 T=三种状态（当SBTS被断言时，或当ADSP-21062是总线从站）。
EZ-ICE探头靶板连接器
ADSP-2106x EZ-ICE仿真器采用ADSP-2106x的IEEE1149.1JTAG测试接入端口，在仿真过程中对目标板处理器进行监控。EZICE探针要求ADSP-2106x的CLKIN、TMS、TCK、TRST、TDI、TDO、EMU和GND信号可通过14针连接器（2行×7针条头）在目标系统上访问，如图5所示。EZ-ICE探针直接插在该连接器上，用于板上模拟芯片。如果要使用ADSP-2106x EZ-ICE，则必须将此连接器添加到目标板设计中。EZ-ICE连接器和共享EZ-ICE JTAG引脚的最远设备之间的总记录道长度最大应限制为15英寸，以保证运行。此长度限制必须包括路由到一个或多个ADSP-2106x设备的EZ-ICE JTAG信号，或ADSP2106x设备和链上其他JTAG设备的组合。
14针，两排针条集管在针3位置键入-必须从收割台上拆下销3。销必须为0.025平方英寸，长度至少为0.20英寸。销间距应为0.1×0.1英寸。可从3M、McKenzie和Samtec等供应商处获得销带头。
提供BTMS、BTCK、BTRST和BTDI信号，以便测试访问端口也可用于板级测试。当连接器不用于仿真时，如图5所示，在BXXX引脚和XXX引脚之间放置跳线。如果您不打算使用测试访问端口进行板测试，请将BTRST连接到GND，并将BTCK连接或向上拉到VDD。必须在通电后（通过连接器上的BTRST）或保持低位以使ADSP-2106x正常工作，才能断言TRST引脚。EZ-ICE探针上未连接任何BXXX引脚（引脚5、7、9、11）。
JTAG信号在EZ-ICE探头上终止，如下所示：
图6显示了包含多个ADSP-2106x处理器的系统的JTAG扫描路径连接。将CLKIN连接到EZ-ICE割台的插脚4是可选的。emulator仅在被指示以同步方式执行诸如启动、停止和单步执行多个ADSP-2106xs的操作时使用CLKIN。如果不需要在多个处理器上同步执行这些操作，只需将EZ-ICE头的引脚4连接到地上。
如果需要同步多处理器操作CLKIN已连接，多个ADSP21062处理器和EZ-ICE头上的CLKIN管脚之间的时钟偏差必须最小。如果偏差过大，同步操作可能会在处理器之间关闭一个或多个周期。对于同步多处理器操作，TCK、TMS、CLKIN和EMU应被视为倾斜方面的关键信号，并且应该在你的董事会上尽可能短的时间安排。如果TCK、TMS和CLKIN正在驱动大量ADSP-21062s（超过8个）在您的系统中，然后将它们视为“时钟树”使用多个驱动程序来最小化偏差。（见图7中的“JTAG时钟树”和“时钟分布”ADSP2106x用户手册第二版的“高频设计注意事项”部分。）
如果不需要同步多处理器操作（即CLKIN未连接），只需在TCK和TMS上使用适当的并行终端。TDI、TDO、EMU和TRST在倾斜方面不是关键信号。
有关SHARC EZ-ICE的完整信息，请参阅ADSP-21000系列JTAG EZ-ICE用户指南和参考。
功耗ADSP-21062（5V）
这些规范仅适用于VDD的内部电源部分。外部供电电流和总供电电流的计算见本数据表的功耗部分。有关用于测量功耗的代码的完整讨论，请参阅技术说明“SHARC功耗测量”。
功耗ADSP-21062L（3.3V）
这些规范仅适用于VDD的内部电源部分。外部供电电流和总供电电流的计算见本数据表的功耗部分。有关用于测量功耗的代码的完整讨论，请参阅技术说明“SHARC功耗测量”。
定时规格
一般说明
将提供两种速度等级的ADSP-21062，40MHz和33.3MHz。所示规范基于40 MHz的CLKIN频率（tCK=25 ns）。DT降额允许在其他CLKIN频率下的规格（在tCK规格的最小-最大范围内；见下面的时钟输入）。DT是实际CLKIN周期和25 ns CLKIN周期之间的差异：
使用给定的精确计时信息。不要试图从其他的加减运算中得到参数。虽然加法或减法会对单个设备产生有意义的结果，但本数据表中给出的值反映了统计变化和最坏情况。因此，不能有意义地添加参数以获得更长的时间。有关电压参考水平，请参见测试条件下的图27。
开关特性指定处理器如何更改其信号。您无法控制处理器外部的定时电路必须设计为与这些信号特性兼容。开关特性告诉你处理器在给定的情况下会做什么。您还可以使用切换特性来确保连接到处理器的设备（如内存）的任何计时要求都得到满足。
时间要求适用于由处理器外部电路控制的信号，如用于读取操作的数据输入。时序要求保证处理器与其他设备一起正常工作。
（O/D）=明沟
（A/D）=主动驱动
内存读取总线主控
使用这些规范进行异步接口以备忘（和内存映射外设），而不参考CLKIN。当ADSP-21062是访问外部存储器空间的总线主机时，这些规范适用。这些开关特性也适用于总线主同步读/写定时（请参阅下面的同步读/写-总线主机）。如果满足这些时间要求，同步读/写时间可以忽略（反之亦然）。
W=（等待寄存器中指定的等待状态数）×tCK。
HI=tCK（如果地址保持周期或总线空闲周期发生，如在等待寄存器中所指定；否则HI=0）。
H=tCK（如果在等待寄存器中指定了地址保持周期，则H=0）。
笔记：1、 数据延迟/设置：用户必须满足tDAD或tDRLD或同步规范tSSDATI。2、 数据保持：用户必须满足tHDA或tHDRH或同步规范tHSDATI。有关保持时间的计算，请参见测试条件下的系统保持时间计算给定电容和直流负载。3、 ACK延迟/设置：用户必须满足tDAAK或tDSAK或同步规范tSACKC的ACK解除（低），ACK的确认（高）必须满足所有三个规范。4、 参考MSx、SW、BMS的下降沿。
内存写入总线主机
使用这些规范来异步连接到内存（和内存映射外设），而不参考CLKIN。当ADSP-21062是访问外部存储器空间的总线主机时，这些规范适用。这些开关特性也适用于总线主同步读/写定时（见同步读/写-总线主）。如果满足这些定时要求，则可以忽略同步读/写定时（反之亦然）。
W=（等待寄存器中指定的等待状态数）×tCK。
H=tCK（如果发生地址保持周期，如等待寄存器中所指定；否则H=0）。I=tCK（如果发生总线空闲周期，如等待寄存器中所指定；否则I=0）。
笔记：1、ACK延迟/设置：用户必须满足tDAAK或tDSAK或同步规范tSACKC的ACK解除（低），所有三个规范都必须满足ACK断言（高）。2、参考MSx、SW、BMS的下降沿。3、有关给定电容和直流负载的保持时间计算，请参阅测试条件下的系统保持时间计算。
同步读写总线主机
使用这些规范连接到需要CLKIN相对定时的外部内存系统，或访问从ADSP-21062（在多处理器内存空间中）。这些同步切换特性在异步内存读写期间也有效（请参阅内存读总线主控和内存写总线主控）。
当访问从ADSP-21062时，这些开关特性必须满足从机同步读/写的时序要求（参见同步读/写总线从机）。从ADSP-21062还必须满足数据和确认设置和保持时间的（总线主）定时要求。
W=（等待寄存器中指定的等待状态数）×tCK。
笔记：1、 参考MSx、SW、BMS的下降沿。2、 ACK延迟/设置：用户必须满足tDAAK或tDSAK或同步规范tSACKC以解除ACK的分配（低），断言必须满足所有三个规范确认（高）。3、 有关给定电容和直流负载的保持时间计算，请参阅测试条件下的系统保持时间计算。
同步读写总线从机
对于从机IOP寄存器或内部存储器（在多处理器内存空间中）的ADSP-21062总线主访问，请使用这些规范。总线主设备必须满足这些（总线从设备）定时要求。
笔记：1、 当多处理器内存空间等待状态（等待寄存器中的MMSWS位）被禁用时，t SRWLI（min）=9.5+5DT/16；当MMSWS被启用时，tSRWLI（min）=4+DT/8。2、 有关给定电容和直流负载的保持时间计算，请参阅测试条件下的系统保持时间计算。3、 只有当地址和开关输入的设置时间（CLKIN之前）大于10+DT/8且小于19+3DT/4时，tDACKAD才为真。如果地址和开关输入有设置时间大于19+3DT/4，则在CLKIN之后ACK有效14+DT/4（max）。无论MMSWS或strobes的状态如何，看到具有M字段匹配的地址的从机都将使用ACK响应。一个从机将用t ACKTR对每个周期进行三次状态确认。
多处理器总线请求和主机总线请求
使用这些规范在多处理ADSP-21062s（BRx）或主机处理器（HBR、HBG）之间传递总线主控权。
笔记：1、 对于断言了HBR和CS之后的第一个异步访问，ADDR31-0在RD或WR变低之前必须是非MMS值1/2 tCK，或者在HBG变低之后是tHBGRCSV低。当HBG被断言时，通过驱动高地址信号很容易实现这一点。请参阅ADSP-21062 SHARC用户手册，第二版。2、 仅在当前周期中需要识别。3、 CPA断言必须满足CLKIN的设置；deassertion不需要满足CLKIN的设置。4、（O/D）=漏极开路，（A/D）=主动驱动。
异步读写主机到ADSP-21062
对异步主机处理器访问使用这些规范在主机断言CS和HBR之后（低）。当ADSP-21062返回HBG后，主机可以驱动RD和WR管脚访问ADSP-21062的内部内存或IOP寄存器。HBR和HBG假设为低这个时机。
注意：1、 如果在HBG变低后RD和地址是有效的tHBGRCSV，则不需要。对于断言HBR之后的第一次访问，ADDR31-0必须是RD之前的非MMS值1/2 tCLK或者在HBG下降后WR下降或tHBGRCSV下降。当HBG被断言时，通过驱动高地址信号很容易实现这一点。请参阅ADSP-21062 SHARC用户手册第二版中的“ADSP-21062的主机进程或控制”部分。
三态定时总线主、从、HBR、SBTS
这些规范显示了如何禁用内存接口（停止驾驶）或相对于CLKIN和SBTS引脚启用（继续驾驶）。此定时适用于总线主传输周期（BTC）和主机转换周期（HTC）以及SBTS管脚。
笔记：1、 Strobes=RD，WR，SW，第页，DMAG。2、 除了总线主转换周期外，这些规范还适用于总线主/从同步读/写。3、 内存接口=地址、RD、WR、MSx、SW、PAGE、DMAGx、BMS（在EPROM引导模式下）。
DMA握手
这些规范描述了三种DMA握手模式。在所有三种模式中，DMAR都用于启动传输。对于手摇模式，DMAG控制数据的锁定或启用外部。对于外部握手模式，数据传输是由ADDR31-0、RD、WR、SW、PAGE、MS3-0控制，ACK和DMAG信号。对于Paced Master模式，数据传输由ADDR31-0、RD、WR、MS3-0和ACK控制（不是DMAG）。对于步调主模式，内存读取总线主控、内存写入-总线主控和同步读取/写入-ADDR31-0、RD、WR的总线主计时规范，MS3-0、SW、PAGE、DATA47-0和ACK也适用。
W=（等待寄存器中指定的等待状态数）×tCK。
HI=tCK（如果地址保持周期或总线空闲周期发生，如在等待寄存器中所指定；否则HI=0）。
笔记：1、 仅在当前周期中需要识别。2、 如果DMARx不用于延迟写入完成，则tSDATDGL是数据设置要求。否则，如果DMARx low延迟写入完成，则DMARx调高后可以驱动tDATDRH。3、 如果DMARx不用于延迟读取完成，则tVDATDGH有效。如果使用DMARx延长读取时间，则tVDATDGH=8+9DT/16+（n×tCK），其中n等于延长访问的额外周期数。4、 有关给定电容和直流负载的保持时间计算，请参阅测试条件下的系统保持时间计算。
链路端口：2 CLK速度操作
为了确定LDATA和LCLK之间的传输路径中可以引入的最大允许偏差，需要计算链路接收器数据相对于链路时钟的设置和保持。Setup skew是LDATA中相对于LCLK可以引入的最大延迟（Setup skew=tLCLKTWH min–tDLDCH–tSLDCL）。Hold skew是LCLK中引入的相对于LDATA的最大延迟（Hold skew=tLCLKTWL min–tHLDCH–tHLDCL）。直接根据2倍速度规格进行的计算将导致异常小的扭曲时间，因为它们包括多个测试仪保护区。下面所示的设置和保持倾斜时间计算为仅包括一个检测仪保护器和。
ADSP-21062设置偏差=1.84 ns最大值
ADSP-21062保持倾斜=最大2.78 ns
ADSP-21062L设置偏差=最大2.10 ns
ADSP-21062L保持倾斜=1.87 ns最大值
输出驱动电流
图28显示了ADSP-21062输出驱动器的典型I-V特性。这些曲线表示输出驱动器的电流驱动能力与输出电压的函数关系。
功耗
总功耗有两个部分，一个是由于内部电路，另一个是由于外部输出驱动器的切换。内部功耗取决于指令执行序列和所涉及的数据操作数。内部功耗的计算方法如下：
总功耗的外部分量是由输出引脚的切换引起的。其大小取决于：
–每个循环中切换的输出引脚数（O）
–开关的最大频率（f）
–负载电容（C）
-其电压波动（VDD）通过以下公式计算：
负载电容应包括处理器的封装电容（CIN）。开关频率包括驱动负载升高然后再降低。地址和数据管脚可以以1/（2tCK）的最大速率高速和低速驱动。写入选通可以以1/tCK的频率切换每个周期。选择引脚开关在1/（2tCK），但选择可以打开每个周期。
例子：根据以下假设估算PEXT：
–具有一组外部数据存储器RAM（32位）的系统；
–使用四个128K×8 RAM芯片，每个芯片的负载为10 pF；
–外部数据存储器写入每隔一个周期发生一次，速率为1/（4tCK），50%的管脚切换；
–指令周期速率为40 MHz（tCK=25 ns）。
对于可以驱动以下各项的每类管脚，计算出PEXT方程：
现在可以通过添加典型的内部功耗来计算这些条件下的典型功耗：
请注意，导致最坏情况的PEXT的条件与导致最坏情况的PINT的条件不同。当100%的输出管脚从所有1切换到所有0时，不能出现最大管脚数。还要注意的是，应用程序同时切换100%甚至50%的输出并不常见。
试验条件
输出禁用时间
当输出引脚停止驱动，进入高阻抗状态，并开始从其输出的高或低电压衰减时，它们被认为是禁用的。母线上电压衰减∏V的时间取决于电容性负载CL和负载电流IL。此衰减时间可由以下方程式近似计算：
如图25所示，输出禁用时间tDIS是tMEASURED和tDECAY之间的差值。测量的时间t是从基准信号切换到输出电压从测量的输出高电压或输出低电压衰减∏V的时间间隔。tDECAY是用试验载荷CL和IL计算的，且∏V等于0.5 V。
输出启用时间
当输出管脚从高阻抗状态过渡到开始驱动时，输出管脚被认为是启用的。输出启用时间tENA是指从参考信号达到高或低电压水平到输出达到指定的高或低跳闸点之间的间隔，如输出启用/禁用图（图25）所示。如果启用了多个管脚（如数据总线），则测量值为开始驱动的第一个管脚的测量值。
系统保持时间计算示例
要确定特定系统中的数据输出保持时间，首先使用上面给出的公式计算tDECAY。对于需要保持时间的设备，选择∏V作为ADSP-21062的输出电压和输入阈值之间的差。典型的∏V为0.4 V。CL为总线总电容（每根数据线），IL为总漏电或三态电流（每根数据线）。保持时间为tDECAY加上最小禁用时间（即，写入周期的tDATRWH）。
电容性负载
输出延迟和保持基于标准电容负载：所有引脚上50 pF（见图26）。对于额定值50 pF以外的负载，给出的延迟和保持规范应降低1.5 ns/50 pF。图29-30、33-34显示了输出上升时间随电容的变化。图31、35以图形方式显示了输出延迟和保持是如何随负载电容而变化的。（注意，此图或降额不适用于输出禁用延迟；请参阅上一节测试条件下的输出禁用时间。）图29、30和31的图在所示范围之外可能不是线性的。
环境条件
热特性
ADSP-21062提供240引线热增强MQFP和225引线塑料球栅阵列封装。热增强MQFP的顶面包含一个铜段塞，模具的大部分热量从铜段塞中散发出来。弹头与包装的上表面齐平。请注意，铜段塞通过设备基板内部连接到GND。
两个包都是为一个外壳温度（TCASE）指定的。为确保不超过TCASE，可使用散热器和/或气流源。散热器应该用热粘合剂连接。
TCASE=外壳温度（在包装顶面测量）；PD=功耗（W）（该值取决于具体应用；计算局部放电的方法是显示在“功耗”下）。
θCA=下表中的值。
外形尺寸
尺寸单位为英寸和（mm）。
