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AD7765点击型号即可查看芯片规格书
特征
高性能，24位∑-ΔADC；78kHz输出数据速率下的115 dB动态范围；156 kHz输出数据速率下的112 dB动态范围；156 kHz最大全过滤输出字速率；引脚可选择过采样率（128×和256×低功耗模式）；柔性SPI；全差分调制器输入；用于信号缓冲的片上差分放大器；全频带低通有限脉冲响应（FIR）滤波器超量程报警引脚；数字增益校正寄存器掉电模式；通过同步引脚菊花链实现多个设备的同步。
应用
数据采集系统；振动分析仪器。
一般说明
AD7765是一种高性能的24位sigma-delta（∑-Δ）模数转换器（ADC）。它在156khz的输出数据速率下结合了宽输入带宽、高速和112db动态范围的性能。该转换器具有优良的直流特性，非常适合于需要直流数据的交流信号的高速数据采集。
使用AD7765简化了前端抗混叠滤波的要求，大大简化了设计过程。AD7765提供128×和256×的针选择抽取率。其他功能包括一个集成的缓冲器来驱动基准，以及一个全差分放大器来缓冲和电平移动调制器的输入。
当输入信号超出可接受范围时，超量程报警引脚会显示。内部增益和内部超量程寄存器的增加使AD7765成为一个紧凑的、高度集成的数据采集设备，只需要最少的外围组件。
AD7765还提供低功耗模式，在不降低输出数据速率或可用输入带宽的情况下显著降低功耗。
差分输入由模拟调制器以高达40 MSPS的速度采样。调制器输出由一系列低通滤波器处理。应用于AD7765的外部时钟频率确定采样率、滤波器角频率和输出字速率。
AD7765设备拥有一个全波段机载FIR滤波器。滤波器的全阻带衰减是在奈奎斯特频率下实现的。这一特性提供了更高的保护，防止高于奈奎斯特频率的信号被混叠回输入信号带宽。
提供给AD7765的参考电压决定输入范围。在4V参考电压下，模拟输入范围为±3.2768 V差分，偏置在2.048 V的共模附近。这种共模偏置可以使用片上差分放大器实现，进一步降低外部信号调节要求。
AD7765采用28铅TSSOP封装，并在工业温度范围-40°C至+85°C之间指定。
绝对最大额定值
TA=25°C，除非另有说明。
1、车辆识别号负极、车辆识别号正极、车辆识别号负极和车辆识别号正极的绝对最大电压为6.0 V或AVDD3+0.3V，以较低者为准。
2、数字输入上的绝对最大电压为3.0 V或DVD+0.3 V，以较低者为准。
3 、VREF+输入上的绝对最大电压为6.0 V或AVDD4+0.3 V，以较低者为准。4高达100毫安的瞬态电流不会导致晶闸管闭锁。
应力高于绝对最大额定值可能会对设备造成永久性损坏。这是一种压力仅限额定值；设备在这些或任何超出操作部分所列条件的其他条件本规范中没有暗示。暴露于绝对长期的最大额定条件可能会影响设备可靠性。
典型性能特征
AVDD1=DVDD=2.5 V，AVDD2=AVDD3=AVDD4=5 V，VREF+=4.096 V，MCLK振幅=5 V，TA=25°C。测得的线性曲线16位精度；输入信号减小以避免调制器过载和数字削波；快速傅里叶变换（FFT）产生于8192个样品。
术语
信噪比
实际输入信号的均方根值与奈奎斯特频率以下所有其他谱分量的均方根和之比，不包括谐波和直流电。信噪比用分贝（dB）表示。
总谐波失真（THD）
谐波的均方根和与基波的比值。对于AD7765，定义为：
其中：V1是基波的均方根振幅。V2、V3、V4、V5和V6是第二个六次谐波。
非谐波无杂散动态范围（SFDR）
均方根信号振幅与峰值杂散频谱分量均方根值之比，不包括谐波。
动态范围
满标度的均方根值与输入短路时测得的均方根噪声之比。动态范围的值以dB表示。
互调失真
当输入由两个频率（fa和fb）的正弦波组成时，任何具有非线性的有源器件都会在mfa±nfb的和频和差频产生畸变产物，其中m，n=0，1，2，3，等等。互调失真项是指m和n都不等于0的项。例如，二阶项包括（fa+fb）和（fa-fb），而三阶项包括（2fa+fb），（2fa-fb），（fa+2fb）和（fa-2fb）。
AD7765使用CCIF标准进行测试，该标准使用接近输入带宽顶端的两个输入频率。在这种情况下，二阶项通常在频率上与原始正弦波相距，而三阶项通常在接近输入频率的频率上。因此，二阶和三阶术语是分别指定的。互调失真的计算按照THD规范，即单个失真产品的rms和与以dB表示的基本原理和的rms振幅之比。
积分非线性（INL）
通过ADC传输函数端点的直线的最大偏差。
微分非线性（DNL）
ADC中任意两个相邻码之间的测量值与理想1 LSB之间的差值发生变化。
零误差
理想中刻度输入电压（当两个输入短接在一起时）与产生中刻度输出代码的实际电压之间的差。
零误差漂移
由于温度变化1°C而引起的实际零误差值的变化。表示为室温下满量程的百分比。
增益误差
第一个转变（从100…000到100…001）应该发生在模拟电压1/2 LSB以上的标称负满标度。最后一次转换（从011…110到011…111）应该发生在低于标称满标度1 1/2 LSB的模拟电压下。增益误差是最后一个跃迁的实际能级和第一个跃迁的实际能级之间的差值与理想能级之间的差值的偏差。
增益误差漂移
由于温度变化1°C而引起的实际增益误差值的变化。表示为室温下满量程的百分比。
操作理论
AD7765具有一个片内全差分放大器，用于馈送∑-Δ调制器管脚、一个片内参考缓冲器和一个FIR滤波器块，以执行∑-Δ调制器输出所需的数字滤波。使用这种∑-Δ转换技术和附加的数字滤波，模拟输入被转换成等效的数字字。
∑-Δ调制与数字滤波
对应用于调制器的输入波形进行采样，并以等于ICLK的速率将等效数字字输出到数字滤波器。通过采用过采样，量化噪声在0到f的宽带宽上传播。这意味着包含在感兴趣的信号频带中的噪声能量被降低（参见图23）。为了进一步降低量化噪声，采用高阶调制器来塑造噪声频谱，以便将大部分噪声能量移出信号频带（见图24）。
跟随调制器的数字滤波去除了较大的带外量化噪声（见图25），同时还根据所使用的抽取率，将滤波器输入处的数据速率从f降低到滤波器输出处的f/128或更小。
AD7765采用三个串联FIR滤波器。通过使用不同的抽取率组合，可以以三种数据速率从AD7765获得数据。
第一滤波器在ICLK MHz处从调制器接收数据，在ICLK MHz处抽取4×以输出（ICLK/4）MHz处的数据。第二个过滤器允许选择抽取率：16×或32×。
第三个滤波器的固定抽取率为2×。表6显示了数字滤波的一些特性，其中ICLK=MCLK/2。滤波器的群延迟定义为脉冲响应中心的延迟，等于计算量加上滤波器延迟。有效数据可用之前的延迟（设置了FILTER-SETTLE状态位）大约是FILTER延迟加上计算延迟的两倍。这在表6中列出了MCLK周期。
AD7765抗混叠保护
AD7765及其在AD776x家族中的对应产品（即AD7760、AD7762、AD7763和AD7764）的抽取提供了顶级抗锯齿保护。
AD7765的抽取滤波器在整个停止频带上具有超过115分贝的衰减，其范围从奈奎斯特频率（即ODR/2）到ICLK-ODR/2（其中ODR是输出数据速率）。在Nyquist频率处启动停止频带可防止Nyquist以上的任何信号分量（以及直至ICLK−ODR/2）混叠到所需的信号带宽中。
图26显示了在抽取128×模式下使用40 MHz MCLK操作AD7765时抽取滤波器的频率响应。注意，第一个停止带频率发生在奈奎斯特。滤波器的频率响应与抽取率的选择和MCLK频率的应用。采用低功耗模式时，调制器采样率为MCLK/4。
以AD7765为例，在正常功率和128×模式下，第一个可能的假频是ICLK频率减去数字滤波器的通带（见图27）。
AD7765输入结构
AD7765需要参考引脚VREF+的4.096 V输入，由高精度参考（如ADR444）提供。由于器件∑-Δ调制器的输入是全差分的，因此有效差分参考范围为8.192 V。
由于∑-Δ调制器的固有特性，只能使用该完整参考信号的某一部分。在AD7765的情况下，80%的全差分参考可以应用于调制器的差分输入。
这意味着可以对每个AD7765调制器输入（引脚5和引脚6）施加最大±3.2768 V p-p，并且AD7765的输入从满标度（0.5 dBFS）降低了-0.5 dB。AD7765调制器输入必须具有2.048 V的共模输入。
图28显示了施加到调制器管脚的差分电压和相应的24位双补数字输出之间的相对比例。
片上差分放大器
AD7765包含一个车载差分放大器，建议用于驱动调制器输入引脚。AD7765上的引脚1、引脚2、引脚3和引脚4是放大器的差分输入和输出引脚。外部组件RIN、RFB、CFB、CS和RM被放置在Pin 1到Pin 6之间，以创建推荐的配置。为了达到指定的性能，应使用表7中列出的分量值将差动放大器配置为一阶抗混叠滤波器，如图29所示。然后，差分放大器的输入在应用到调制器输入V-和VIN+（针脚5和针脚6）之前通过该外部部件网络进行路由。以表中的最佳值为例，在19.84mhz的第一个别名点处产生25db的衰减。
1、所示数值为每个部件的可接受公差，当相对于用于实现所述设备规格。
可用于列出的每个差分放大器配置中的组件见表7。当使用差分放大器获得所需调制器输入范围的输入电压建议通过改变RIN来实现增益函数，保留RFB作为列出的最佳值。
每个差分放大器输入端（引脚VINA+和引脚VINA-）的共模输入范围为-0.5 V dc到2.2 V dc。放大器具有2.048 V的恒定输出共模电压，即VREF/2，调制器输入引脚（车辆识别号+和车辆识别号-）所需的共模电压。
图30显示了使用表7中详述的差分放大器配置进行的信号调节，差分放大器的输入信号为±2.5 V。本例中的放大器绕地偏置，在每个2.048v共模调制器输入端上缩放至±3.168v p-p（–0.5dbfs）。
要从AD7765获得最大性能，建议使用差分信号驱动ADC。图31显示了一个双极的，单端信号偏置在地面上如何使用外部运算放大器驱动AD7765，如AD8021。
调制器输入结构
AD7765采用双采样前端，如图32所示。为简单起见，仅显示V+的等效输入电路。V-的等效电路相同。
SS1和SS3采样开关由ICLK驱动，而SS2和SS4采样开关由ICLK驱动。当ICLK高时，模拟输入电压连接到CS1。在ICLK的下降沿上，SS1和SS3开关打开，模拟输入在CS1上采样。类似地，当ICLK低时，模拟输入电压连接到CS2。在ICLK的上升沿，SS2和SS4开关打开，模拟输入在CS2上采样。
CPA、CPB1和CPB2电容器表示包括与MOS开关相关联的结电容的寄生电容。
直接驱动调制器输入
AD7765可以配置为禁用车载差分放大器，并且可以使用离散放大器直接驱动调制器。这允许用户降低功耗。
为了关闭车载差分放大器的电源，用户发出一个写操作，将控制寄存器中的AMP关闭位设置为逻辑高（见图33）。
AD7765调制器输入必须具有2.048 V的共模电压，并遵循AD7765输入结构一节中描述的振幅。
图34所示为驱动AD7765的典型电路的示例，该AD7765用于需要优异的交直流性能的应用。AD8606或AD8656可用于直接驱动AD7765调制器输入。
最佳做法是通过典型的输入电阻将差分放大器输入短接地，并保留典型的反馈电阻。
AD7765接口
读取数据
AD7765使用与SPI兼容的串行接口。图2中的时序图显示了AD7765如何传输其转换结果。
从AD7765读取的数据使用串行时钟输出（SCO）进行计时。SCO频率是AD7765 MCLK输入频率的一半。
串行数据输出（SDO）线上的转换结果输出由帧同步输出（FSO）构成，在32个SCO周期内逻辑低。新转换结果的每一位都被记录在上升SCO边缘的SDO线上，并且在下降SCO边缘有效。32位结果由24个数据位、5个状态位和3个零组成。表9列出了五个状态位，并在下表中进行了说明。
•FILTER-SETTLE位指示从AD7765输出的数据是否有效。在重置设备（使用重置管脚）或清除数字滤波器（使用同步管脚）之后，滤波器定位逻辑变低，以指示滤波器的完全定位时间尚未过去，并且数据尚未有效。当部件的输入已断言超范围警报时，FILTERSETTLE位也将变为零。
•OVR（overrange）位在overrange Alerts部分描述。
•当AD7765在低功率模式下运行时，LPWR位设置为逻辑高。有关更多详细信息，请参阅电源模式部分。
•DEC_RATE 1和DEC_RATE 0位表示所使用的抽取率。表10是抽取率位的真值表。
读取状态和其他寄存器
AD7765具有增益校正寄存器、超量程寄存器和只读状态寄存器。要读取这些寄存器的内容，用户必须首先写入设备的控制寄存器，并设置与要读取的寄存器相对应的位。下一个读取操作输出选定寄存器（SDO管脚上）的内容，而不是转换结果。
为了确保下一个读取周期包含写入寄存器的内容，对该寄存器的写入操作必须在FSO下降沿（表示下一个读取周期的开始）之前至少完成8×t。有关更多详细信息，请参见图4。
AD7765寄存器部分提供有关控制寄存器中相关位的更多信息。
给AD7765写信
对AD7765的写操作如图3所示。串行写入操作与SCO信号同步。帧同步输入FSI的状态在上合组织信号下降沿。如果FSI线低，则串行数据输入（SDI）线上的第一个数据位锁定在下一个SCO下降沿上。
将FSI信号的活动边缘设置为在SCO信号高或低时出现，以允许满足SCO下降边缘的设置和保持时间。FSI信号的宽度可以设置为1到32 SCO周期宽度。忽略32个SCO周期过去之前出现的第二个或随后的下降沿。
图3详细说明了通过SDI引脚写入AD7765的串行数据的格式。写操作需要32位。前16位用于选择要读取数据的寄存器地址。第二个16位包含所选寄存器的数据。
即使在读取转换结果时，也允许随时写入AD7765。请注意，在写信给设备，有效数据直到过滤器的设置时间结束后才输出。此时，FILTER-SETTLE状态位被断言，以指示过滤器已设置好，并且在输出中有效数据可用。
AD7765功能
同步
AD7765的同步输入提供同步功能，允许用户开始从已知时间点收集模拟前端输入的样本。
同步功能允许操作多个AD7765设备来自使用公共同步和复位信号的同一主时钟，以便每个ADC同时更新其输出寄存器。请注意，正在同步的所有设备必须在相同的电源模式下以相同的抽取率运行。
对于具有多个AD7765的系统，将公共MCLK、同步和复位信号连接到每个AD7765。
AD7765同步引脚由MCLK的下降沿轮询。当MCLK下降沿检测到同步输入信号逻辑低时，AD7765设备进入同步状态。此时，数字滤波器定序器重置为0。滤波器保持在复位状态（同步模式），直到第一个MCLK下降边缘感应同步逻辑高。
在可能的情况下，确保同步的所有转换与MCLK的上升沿同步发生（即，尽可能远离MCLK的下降沿或决策沿）。否则，请遵守图35中指定的定时，该定时不包括同步上升沿在围绕MCLK下降沿的10ns窗口中出现。
保持低同步逻辑至少四个MCLK周期。
当MCLK下降沿检测到同步已返回逻辑高位时，AD7765滤波器开始同时采集输入样本。FSO下降沿也同步，允许同时输出转换数据。
在同步之后，数字滤波器需要时间来稳定，然后才能从AD7765读取有效数据。用户通过检查与每个转换结果一起输出的FILTER-SETTLE状态位（见表9中的D7），知道SDO行上有有效数据。从SYNC上升沿到FILTER-SETTLE位断言的时间取决于所使用的FILTER配置。有关计算FILTERSETTLE断言之前的时间的详细信息，请参阅“操作理论”部分和表6中列出的值。
注意，FILTER-SETTLE位被设计为一个反动标志，在转换数据输出有效时提醒用户。
超范围警报
AD7765在引脚和状态位输出中都提供超量程功能。当施加到AD7765调制器输入引脚的电压超过在超量程寄存器中设置的限值时，超量程警报指示，所施加的电压接近调制器的超量程水平。要设置此限制，用户必须对寄存器进行编程。默认超量程限制设置为VREF+电压的80%（见AD7765寄存器部分）。
超量程引脚输出逻辑高，提醒用户调制器已采样的输入电压的幅度大于超量程寄存器中设置的超量程限制。
当调制器采样高于超量程限制的输入时，超量程引脚设置为逻辑高。当输入返回到极限以下时，超量程引脚返回到零。过量程引脚在第一个FIR滤波器级之后更新。其输出在ICLK/4频率下变化。
在数据转换期间，OVR状态位作为SDO上的位D6输出，并且可以在AD7765状态寄存器中进行检查。该位的动态性不如过量程引脚输出。它会在每次转换结果输出时更新；也就是说，比特会随着输出数据速率而变化。如果在为特定转换结果输出采集样本的过程中，调制器对超过超范围限制的电压输入进行了采样，则OVR位被设置为逻辑高。
图36中来自FIR滤波器1的输出点没有被绘制成相对于输出数据速率点的比例。FIR滤波器1输出的更新速度比输出数据速率快16×或32×取决于操作中的抽取率。
功率模式
低功率模式
在通电期间，AD7765默认在正常电源模式下工作。不需要寄存器写入。AD7765还提供低功耗模式。为了在低功耗模式下操作设备，用户将控制寄存器中的LPWR位设置为逻辑高（见图37）。在低功耗模式下操作AD7765不会影响输出数据速率或可用带宽。
复位/PWRDWN模式
AD7765具有复位/PWRDWN引脚。将该引脚逻辑的输入保持在低位，使AD7765处于断电模式。所有内部电路复位。装置初始通电后，对AD7765施加复位脉冲。AD7765复位引脚由MCLK上升沿轮询。当MCLK上升检测到复位输入信号为逻辑低时，AD7765设备进入复位状态。AD7765来了第一个MCLK上升沿上的复位失效，该上升沿感测到复位为逻辑高。
最佳实践是确保复位的所有转换与MCLK的下降沿同步发生；否则，遵循图38所示的定时要求。
复位应保持逻辑低至少1 MCLK周期有效复位发生。
如果同步多个AD7765设备使用同步脉冲，在菊花链多个AD7765设备，必须在除了普通同步和MCLK信号。
抽取率PIN
AD7765的抽取率是使用DEC_rate引脚选择的。表11显示了三种抽取率所需的电压输入设置。
菊花链
菊花链允许许多设备使用相同的数字接口线。此功能对于减少组件数量和布线连接尤其有用，例如在隔离的多转换器应用程序中或对于接口容量有限的系统。数据回读类似于对移位寄存器进行计时。使用菊花链时，链中的所有设备必须以公共电源模式和公共抽取率运行。
图39中的框图显示了如何连接设备以实现菊花链功能。图39显示了四个AD7765设备与应用的公共MCLK信号菊花链在一起。
以菊花链模式读取数据
参考图39，注意AD7765（A）的SDO线提供AD7765转换器链的输出数据。另外，请注意，对于链中的最后一个设备AD7765（D），SDI触针接地。链中的所有设备必须使用公共MCLK和同步信号。要启用菊花链转换过程，请将公共同步脉冲应用于所有设备（请参阅同步部分）。
在同步脉冲应用于所有设备之后，在断言filter-SETTLE位以指示设备链输出处的有效转换数据之前，必须经过filter-SETTLE时间。如图40所示，第一个转换结果从标记为AD7765（A）的设备输出。然后，该32位转换结果后跟来自设备AD7765（B）、AD7765（C）和AD7765（D）的转换结果，所有转换结果以MSB第一序列输出。从菊花链输出的信号是来自AD7765（A）的SDO引脚的转换结果流和链中第一个设备AD7765（A）输出的FSO信号流。
FSO的下降沿向链中第一个转换输出的MSB发出信号。FSO在输出AD7765（A）结果所需的32个SCO时钟周期内保持逻辑低电平，然后在从AD7765（B）、AD7765（C）和AD7765（D）设备输出转换结果期间变为逻辑高电平。
可以菊花链连接的设备的最大数量取决于所选的抽取率。只需将所选抽取率除以32（每次转换必须计时的位数），即可计算出可菊花链的最大设备数。表12提供了每个抽取率的最大链式设备数量。
以菊花链模式写入数据
以菊花链模式写入AD7765设备与写入单个设备类似。串行写入操作与SCO信号同步。在SCO的下降沿检查帧同步输入FSI的状态信号。如果FSI线低，则SDI线上串行数据的第一个数据位锁定在下一个SCO下降沿上。
以菊花链模式向AD7765写入数据与向单个设备写入数据具有相同的时序结构（见图3）。写入单个设备和写入多个菊花链设备的区别在于FSI信号的实现。设备的数量是否在菊花链中决定了FSI信号必须保持逻辑低电平的周期。要写入菊花链中的n个设备，FSI下降沿之间的周期FSI的上升沿必须在32×n-1到32×n-SCO周期之间。例如，如果三个AD7765设备以菊花链模式写入，则FSI在32×（3−1）到32×3 SCO脉冲之间逻辑低。这意味着，FSI的上升边缘必须出现在64至96上合组织时期之间。
AD7765设备可以随时写入。FSI的下降沿覆盖了从SDO读取数据的所有尝试别针。在菊花链的情况下，FSI信号保持逻辑低电平超过32 SCO周期向AD7765设备指示链中还有更多的设备。这意味着AD7765将SDI引脚上输入的数据定向到其SDO引脚。这样可以确保数据传递到链中的下一个设备。
计时AD7765
AD7765需要外部低抖动时钟源。此信号应用于MCLK引脚。从MCLK输入信号导出内部时钟信号（ICLK）。ICLK控制AD7765的内部操作。最大值ICLK频率为20兆赫。要生成ICLK，ICLK = MCLK/2。
对于等于音频系统中使用的输出数据速率，可以使用12.288mhz的ICLK频率。如表6所示，使用该ICLK频率可以实现96 kHz和48 kHz的输出数据速率。
MCLK抖动要求
MCLK抖动要求取决于许多因素，具体如下：
式中：OSR=过采样率=fICLK/ODR。fIN=最大输入频率。SNR（dB）=目标SNR。
例1：这个例子可以从表6中获得，其中：ODR=156.25千赫。fICLK=20兆赫。fIN (max) =78.625千赫。信噪比=104分贝。
这是满标度下允许的最大时钟抖动，78.625 kHz输入音，具有给定的ICLK和输出数据速率。
例2：第二个例子也可以从表6中获得，其中：ODR=48千赫。fICLK=12.288兆赫。fIN (max)=19.2 kHz。信噪比=109分贝。
输入振幅对这些抖动数字也有影响。例如，如果输入电平比满标度低3db，则允许的抖动增加一个因子√2，将第一示例增加到144.65ps rms。当最大回转率降低幅度时，就会发生这种情况。
图43和图44说明了这一点，显示了相同频率但不同振幅的正弦波的最大回转率。
去耦和布局信息
电源去耦
应用于AD7765的电源的去耦对于实现最大性能非常重要。每个电源插脚必须用100 nF，0603外壳大小的电容器与正确的接地插脚断开。
特别注意将针脚7（AVDD2）直接与最近的接地针脚（针脚8）分离。数字接地引脚AGND2（引脚20）直接接地。另外，将REFGND（针脚26）直接接地。
DVDD（引脚17）和AVDD3（引脚28）电源应在远离设备的一点处与接地平面断开。建议通过0603尺寸的100 nF电容器将连接到以下电源引脚的电源与连接到引脚23（AGND1）的星形接地点断开。
•VREF+（引脚27）
•AVDD4（引脚25）
•AVDD1（引脚24）
•AVDD2（引脚21）
这些电源连接到AD7765右侧的布局解耦方案如图45所示。注意在引脚23处创建的星点接地。
参考电压滤波
低噪声参考源，如ADR444或ADR434（4.096 V），适合与AD7765一起使用。提供给AD7765的参考电压应去耦和滤波，如图46所示。
参考电压电源的推荐方案是200Ω串联电阻连接到100μF钽电容器，然后是非常接近VREF+引脚的10 nF去耦电容器。
差分放大器组件
表7详细说明了片上差分放大器周围使用的正确组件。匹配差分放大器两侧的元件对于最小化应用于放大器的信号失真非常重要。这些部件需要0.1%或更高的公差。差动放大器两侧轨道的对称布线也有助于实现所述性能。图47显示了差动放大器周围组件的典型布局。注意，两条差分路径的迹线尽可能对称，并且反馈电阻和电容器放置在PCB的底部，以实现最简单的布线。
布局注意事项
虽然使用正确的组件对于实现最佳性能至关重要，但正确的布局也同样重要。上的AD7765产品页包含AD7765评估板的Gerber文件。在使用AD7765设计任何系统时，应下载这些文件并作为参考。
地面飞机的使用也应仔细考虑。为确保通过去耦电容器的回路电流流向正确的接地引脚，电容器的接地侧应尽可能靠近电源去耦部分中建议的与该电源相关的接地引脚。
使用AD7765
以下是建议的启动和使用AD7765的顺序：
1、给设备通电。
2、应用MCLK信号。
3、在至少一个MCLK循环中采用低复位，最好与下降的MCLK边缘同步。如果要同步多个部件，请对所有设备应用公用重置。
4、释放复位后，至少等待两个MCLK周期。
5、如果多个部分正在同步，则必须对这些部分应用同步脉冲，最好与MCLK上升沿同步。在设备不同步的情况下，不需要同步脉冲；逻辑高信号应简单地应用于同步管脚。
当应用同步脉冲时，
•向设备发出同步脉冲不得与向设备写入同步脉冲同时发生。
•确保同步脉冲在至少四个MCLK周期内处于低位。
然后可以使用默认增益和超范围阈值从设备读取数据。但是，在经过筛选器的设置时间之前，读取的转换数据无效。一旦发生这种情况，就设置FILTER-SETTLE状态位，表示数据有效。增益和超量程阈值的值可以在这个阶段写入或从相应的寄存器读取。
偏置电阻选择
AD7765需要在RBIA和AGNDx引脚之间连接一个电阻器。应选择电阻值，以便通过电阻对地提供25微安的电流。对于4.096 V参考电压，正确的电阻值为160 kΩ。
AD7765寄存器
AD7765有许多用户可编程寄存器。控制寄存器用于设置片内缓冲器和差分放大器的功能，并提供关闭AD7765的选项。还有数字增益和超量程阈值寄存器。写入这些寄存器包括写入寄存器地址后接16位数据字。本节提供寄存器地址、单个位的详细信息和默认值。
控制寄存器
1、位14到位11和位9是自清除位。
2、在任何写操作中只能设置一个位，因为它决定了下一个读操作的内容。
状态寄存器
增益寄存器地址0x0004
非位映射，默认值0xA000
增益寄存器按比例缩放，使得0x8000对应于1.0的增益。此寄存器的默认值为1.25（0xA000）。当输入为VREF+的80%时，这将导致全尺寸数字输出，与VREF+p-p的最大模拟输入范围±80%相关联。
超范围寄存器地址0x0005
非位映射，默认值0xCCCC
将超量程寄存器值与第一抽取滤波器的输出进行比较，以获得具有最小传播延迟的过载指示。这是在任何增益缩放或偏移调整之前。默认值为0xCCCC，相当于VREF+的80%（最大允许模拟输入电压）。假设VREF+=4.096v，则当输入电压超过约6.55v p-p差分时设置位。如果在调制器速率下连续四个以上采样的模拟输入电压超过VREF+的100%，则立即设置超量程位。
外形尺寸
