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特征
规定VDD为2.7 V至5.25 V；灵活的功率/吞吐率管理；关机模式：最大1μA；一个或两个单端输入；串行接口：SPI@/QSPI8482;/微丝™/与数字信号处理器兼容的8导窄SOIC和MSOP封装，适用于汽车应用。
应用
电池供电系统（个人数字助理、医疗器械、移动通信）；仪表和控制系统；高速调制解调器。
一般说明
AD7887是一款高速、低功耗、12位模数转换器（ADC），可从单个2.7伏至5.25伏电源供电。AD7887具有125 kSPS的吞吐率。输入跟踪和保持在500ns内获取信号，并具有单端采样方案。AD7887的输出编码是直接二进制的，该部分能够转换高达2.5MHz的全功率信号。
AD7887可以通过片上控制寄存器配置为双通道或单通道操作。默认的单通道模式允许AD7887作为只读ADC运行。在单通道操作中，有一个模拟输入（AIN0），AIN1/VREF管脚承担其VREF功能。该VREF引脚允许用户访问部件的内部2.5 V参考电压，或者可以通过外部参考电压来驱动VREF引脚，为部件提供参考电压。该外部参考电压的范围为2.5 V至VDD。AIN0上的模拟输入范围为0到VREF。
在双通道操作中，AIN1/VREF引脚承担其AIN1功能，提供第二个模拟输入通道。在这种情况下，零件的参考电压通过VDD引脚提供。因此，AIN0和AIN1输入上的输入电压范围为0到VDD。
CMOS结构确保正常工作时的低功耗通常为2兆瓦，在断电模式下为3微瓦。该部件有8导联、0.15英寸宽窄体SOIC和8导联MSOP封装。
产品亮点
1、最小的12位双/单通道ADC；8导MSOP封装。
2、最低功耗12位双/单通道ADC。
3、灵活的电源管理选项，包括转换后自动掉电。
4、只读ADC功能。
5、模拟输入范围从0V到VREF。
6、通用串行输入/输出端口（与SPI/QSPI/MICROWIRE/DSP兼容）。
典型性能特征
术语
积分非线性
这是通过ADC传递函数端点的直线的最大偏差。传递函数的终点是零标度，第一个代码转换下的一点半LSB，以及满标度，最后一个代码转换上的一点半LSB。
微分非线性
这是ADC中任意两个相邻代码之间的测量值和理想1 LSB变化之间的差值。
偏移误差
这是第一个代码转换的偏差（00。000）至（00。001）理想情况下，即AGND+0.5lsb。
偏移误差匹配
这是任意两个通道之间的偏移误差差。
增益误差
这是最后一次代码转换的偏差（111...110）至（111...111）从理想值（即VREF−1.5 LSB）调整偏移误差后。
增益误差匹配
这是任何两个通道之间增益误差的差异。
跟踪/保持采集时间
在转换结束时，跟踪/保持放大器返回到跟踪模式。跟踪/保持捕获时间是在转换结束后，跟踪/保持放大器的输出达到其最终值（在±1/2 LSB范围内）所需的时间。
信噪比
这是在ADC输出端测得的信号与（噪声+失真）的比率。信号是有趣的达门塔尔的均方根振幅。噪声是所有非基本信号的总和，最多为采样频率（fS/2）的一半，不包括直流电。该比率取决于数字化过程中量化级别的数量：级别越多，量化噪声越小。理想N位正弦波变换器的理论信噪比由下式给出：信号到（噪声+失真）=（6.02 N+1.76）dB，因此对于12位转换器，这是74 dB。
总谐波失真
总谐波失真（THD）是谐波的均方根和与基波的比值。对于AD7887，定义为：
其中V1是基波的均方根振幅，V2、V3、V4、V5和v6是第二次谐波至第六次谐波的均方根振幅。
峰值谐波或杂散噪声
峰值谐波或杂散噪声被定义为ADC输出频谱中下一个最大分量（最高fS/2，不包括dc）的均方根值与基波的均方根值之比。通常，本规范的值由频谱中的最大谐波确定，但对于谐波埋在噪声层中的adc，最大谐波可能是噪声峰值。
互调失真
当输入由两个频率fa和fb的正弦波组成时，任何具有非线性的有源器件在mfa±nfb的和频和差频产生畸变产物，其中m，n=0，1，2，3，等等。互调失真项是指m和n都不等于0的项。例如，二阶项包括（fa+fb）和（fa-fb），三阶项包括（2fa+fb），（2fa-fb），（fa+2fb）和（fa-2fb）。
AD7887使用CCIF标准进行测试，其中使用了接近输入带宽顶端的两个输入频率。在这种情况下，二阶项通常在频率上与原始正弦波相距，而三阶项通常在接近输入频率的频率上。因此，二阶和三阶术语是分别指定的。互调失真的计算是根据THD规范进行的，其中它是单个失真产品的rms和与以分贝表示的基本原理和的rms振幅的比值。
通道间隔离信道间隔离度是测量信道间串扰水平的一种方法。它是通过将一个满标度25 kHz正弦波信号应用于非选定的输入信道并确定该信号在选定信道中衰减的程度来测量的。给出的数字是AD7887两个通道中最坏的情况。
电源抑制（PSR）
电源的变化影响满标度转换，但不影响转换器的线性度。PSR是由于电源电压从标称值变化引起的满量程转变点的最大变化。见图7。
PSRR是指频率f时ADC输出的功率与频率fS时ADC上施加的满标度正弦波的功率之比：PSRR(dB) = 10 log(Pf/Pfs)。
其中Pf是ADC输出中频率f处的功率，Pfs是ADC满标度输入中频率fS处的功率。
控制寄存器
AD7887上的控制寄存器是一个8位的只写寄存器。数据从SCLK上升沿上AD7887的DIN引脚加载。在从零件读取转换结果的同时，数据在数据线上传输。每次数据传输需要16个串行时钟。只有在CS下降沿加载到控制寄存器之后在前八个上升时钟边上提供的信息。MSB表示数据流中的第一位。上电时控制寄存器的内容全部为0。
操作理论
电路信息
AD7887是一种快速、低功耗、12位、单电源、单通道/双通道ADC。该部件可以从3伏（2.7伏至3.6伏）电源或5伏（4.75伏至5.25伏）电源。当从5V或3V电源操作时，AD7887在配备2 MHz时钟的情况下能够达到125 kSPS的吞吐量。
AD7887为用户提供了一个片上跟踪/保持模数转换器基准和一个串行接口，该接口封装在一个8线封装中。串行时钟输入从部分访问数据，并提供逐次逼近ADC的时钟源。该部件可配置为单通道或双通道操作。当配置为单通道部分时，模拟输入范围为0至VREF（其中外部应用的VREF可以在1.2V和VDD之间）。当AD7887配置为两个输入通道时范围由内部连接确定为0到VDD。
如果需要单通道操作，AD7887可以在只读模式下操作，方法是将DIN线永久连接到GND。对于用户希望改变操作模式或希望将AD7887作为双通道ADC操作的应用，可以使用DIN线将数据时钟输入部件的控制寄存器。
变频器运行
AD787是在电荷再分配DAC周围建立的逐次逼近ADC。图8和图9显示了简化的ADC的示意图。图8显示了采集阶段的ADC。SW2闭合且SW1处于位置A，比较器保持在平衡状态，并且采样电容器在A in上获取信号。
当ADC开始转换时（见图9），SW2打开，SW1移动到位置B，导致比较器变得不平衡。控制逻辑和电荷再分配DAC用于从采样电容器中加上和减去固定量的电荷，以使比较器回到平衡状态。当比较器重新平衡时，转换完成。控制逻辑生成ADC输出代码。图10显示了ADC传输函数。
ADC传输函数
AD7887的输出编码是直接二进制的。设计的代码转换发生在连续的整数LSB值（即1 LSB、2 LSB等）上。LSB大小为VREF/4096。AD7887的理想传输特性如图10所示。
典型接线图
图11显示了AD7887的典型连接图。接地引脚连接到系统的模拟接地平面。该部件处于双通道模式，因此VREF内部连接到一个去耦良好的VDD引脚，以提供0 V到VDD的模拟输入范围。转换结果输出为一个16位字，其中四个前导零后跟12位结果的MSB。对于涉及功耗的应用，应使用转换结束时的自动断电来提高电源性能。请参阅操作模式部分。
模拟输入
图12显示了AD7887模拟输入结构的等效电路。两个二极管D1和D2为模拟输入提供ESD保护。必须注意确保模拟输入信号不会超过供电轨200 mV以上。超过这个值会导致二极管正向偏置，并开始传导到基板。这些二极管可以在不造成不可逆损坏的情况下最大电流为20毫安。但是，值得注意的是（1毫安）由于未选择的通道上的过电压而被传导到基板上可能导致所选通道上的不准确转换。图12中的电容器C1通常约为4pf，主要归因于pin电容。电阻器R1是由多路复用器和开关的导通电阻组成的集总元件。该电阻通常约为100Ω。电容器C2是ADC采样电容器，通常具有20pf的电容。
注意，在跟踪模式下看到的模拟输入电容通常为38 pF，而在保持模式下则通常为4 pF。
对于交流应用，建议使用相关模拟输入引脚上的RC低通滤波器从模拟输入信号中去除高频分量。在谐波失真和信噪比非常重要的应用中，模拟输入应该由低阻抗源驱动。大的源阻抗将显著影响ADC的交流性能。这可能需要使用输入缓冲放大器。运算放大器的选择是特定应用的函数。
当没有放大器驱动模拟输入时，源阻抗应限制在低值。最大的源阻抗取决于可以容忍的总谐波失真（THD）的量。THD随着源阻抗的增加和性能的下降而增加。图13显示了不同源阻抗下总谐波失真与模拟输入信号频率的关系图。
片上参考
AD7887有一个2.5伏的片上参考电压。通过分别清除或设置控制寄存器中的REF位，可以启用或禁用该引用。如果要在系统外部使用片上参考，则必须先对其进行缓冲，然后才能将其应用到其他地方。如果将外部引用应用于设备，则内部引用将自动过驱动。然而，当应用外部参考时，建议通过在控制寄存器中设置参考位来禁用内部参考，以便从设备获得最佳性能。当内部参考被禁用时，如图14所示的SW1打开，在AIN1/VREF管脚处看到的输入阻抗是参考缓冲器的输入阻抗，在千兆欧姆范围内。当内部参考启用时，在引脚处看到的输入阻抗通常为10 kΩ。当AD7887在双通道模式下工作时，参考信号从内部的VDD中获取，而不是从芯片上的2.5V参考信号中获取。
断电选项
AD787提供灵活的电源管理，以允许用户在给定的吞吐率下实现最佳的功率性能。通过对控制寄存器中的电源管理位（即PM1和PM0）进行编程来选择电源管理选项。表6总结了可用的选项。当电源管理位被编程为任一自动断电模式时，部件在CS下降沿之后的16上升SCLK边缘进入断电模式。第CS下降沿后的第一个SCLK下降沿使部件再次通电。当AD7887处于模式1，即PM1=PM0=0时，部件在CS上升沿进入关机状态，在CS下降沿从关机状态通电。如果在此模式下转换期间CS升高，则零件立即进入关闭状态。
通电时间
AD787在待机或使用外部参考席供电时具有大约1μs的上电时间。当第一次连接VDD时，AD7887在模式1下通电，即PM1=PM0=0。在这种模式下，部件在CS上升沿关闭。关机后的上电大约需要5μs。在AutoStand模式下AD787唤醒时间很短，因此，在相同的读/写操作中胡席唤醒和执行有效转换是可能的。
功率与吞吐率
通过在自动关机模式、自动待机模式或模式1下操作AD7887，AD7887的平均功耗在较低的吞吐率下降低。图15显示了当吞吐量率降低时，设备保持断电状态的时间更长，并且随着时间的推移，平均功耗相应下降。
例如，如果AD7887在吞吐量为10 kSPS、SCLK为2 MHz（VDD=5 V）、PM1=1、PM0=0的连续采样模式下工作，即设备处于自动关机模式，并且使用片上基准，则功耗计算如下：正常工作期间的功耗为3.5 mW（VDD=5伏）。如果上电时间为5μs，其余的转换加上采集时间为15.5席克拉克，即约7.75μs（见图18），则AD787可以说在每个转换周期中消耗3.5毫瓦12.75μs。如果吞吐率为10 kSPS，则周期时间为100μs，每个周期的平均功耗为（12.75/100）×（3.5 mW）=446.25μW。如果VDD=3 V，SCLK=2 MHz，并且使用片上参考处于自动关机模式，则正常工作时的功耗为2.1 mW。AD7887现在可以说在每个转换周期中消散2.1兆瓦12.75μs。在吞吐量为10 kSPS的情况下，每个周期的平均功耗为（12.75/100）×（2.1 mW）=267.75μW。图15显示了5 V和3 V电源自动关机的功率与吞吐量比率。
操作模式
AD787具有多种操作模式，旨在提供灵活的电源管理选项。可以选择这些选项来针对不同的应用需求优化功耗/吞吐量比率。操作模式由控制寄存器的PM1和PM0位控制，如前表6所示。对于AD7887的只读操作，控制寄存器中所有0的默认模式都可以通过将数据线固定在低位来设置。
模式1（PM1=0，PM0=0）
此模式允许用户通过CS引脚控制部件的断电。每当CS低时，AD7887完全通电；每当CS高时，AD7887完全关闭。当CS从高到低时，所有的片上电路开始通电。对于AD787内部电路，席电电路需要大约5μs的电源。因此，在这5μs内不应启动转换（或采样和保持采集）。
图16显示了在此模式下AD7887的操作的一般图。输入信号在继CS下降沿之后的SCLK的第二上升沿上完成。用户应确保CS的下降沿和SCLK的第二上升沿之间经过5μs。在微控制器应用中，通过从其中一条端口线驱动CS输入，并确保串行数据读取（从微控制器串行端口）不启动5μs，这是容易实现的。在DSP应用中，CS通常从串行帧同步线导出，在不影响串行时钟其余部分的速度的情况下，通常不可能将CS下降沿和第二SCLK上升沿分离5μs。因此，用户必须写入控制登记器以退出该模式，并且（通过写入PM1＝0和PM0＝1）将该部分放入模式2，即正常模式。当部件通电以获得转换结果时，需要启动第二个转换。与此同时发生的写入操作第二次转换可以使部件返回模式1，当CS返回高时部件进入断电模式。
模式2（PM1=0，PM0=1）
在此操作模式下，无论CS线路的状态如何，AD7887都保持完全通电。它的目的是获得最快的吞吐量性能，因为用户不必担心前面提到的5μs通电时间。图17显示了在这种模式下AD7887的工作原理图。
在数据传输的前八个时钟周期内，在数据线上呈现给AD7887的数据被加载到控制寄存器。要继续在此模式下操作，用户必须确保每次数据传输时PM1都加载0，PM0都加载1。
CS的下降沿启动序列，并在SCLK输入的第二上升沿上对输入信号进行采样。完成转换并访问转换结果需要16个串行时钟周期。一旦数据传输完成（即，一旦CS返回high），可以通过再次将CS调低来立即启动另一个转换。
模式3（PM1=1，PM0=0）
在此模式下，AD7887在每次转换结束时自动进入完全关闭模式。它与模式1类似，只是CS的状态对AD7887的断电状态没有任何影响。
图18显示了在这种模式下AD7887的工作原理图。在CS变低后的第一个下降SCLK边缘上，所有片上电路开始通电。对于AD787内部电路，席电电路需要大约5μs的电源。因此，在这5μs内不应启动转换（或采样和保持采集）。输入信号在继CS下降沿之后的SCLK的第二上升沿上采样。用户应确保经过5μs在SCLK的第一下降沿和CS下降沿之后的SCLK的第二上升沿之间，如图18所示。在微控制器应用程序中（或使用慢速串行时钟），通过驱动其中一条端口线的CS输入，并确保串行数据读取（从微控制器的串行端口）不会启动5μs，这是容易实现的。但是，对于更高速度的串行时钟，将不可能有从通电到SCLK第一上升沿之间的5μs延迟。因此，用户必须写入控制登记器以退出该模式，并且（通过写入PM1＝0和PM0＝1）将该部分放入模式2。当部件通电以获得转换结果时，需要启动第二个转换，如图19所示。与第二次转换一起进行的写入操作可以使部件回到模式3，并且当转换序列结束时，部件进入断电模式。
模式4（PM1=1，PM0=1）
在此模式下，AD7887在每次转换结束时自动进入待机（或睡眠）模式。在此待机模式下，除片上参考外，所有片上电路均断电。此模式与模式3类似，但在这种情况下，通电时间要短得多，因为片上参考始终保持通电状态。
图20显示了在这种模式下AD7887的工作原理图。在CS下降后的第一个下降SCLK边缘，AD7887从待机状态出来。在这种模式下，AD7887唤醒时间非常短，因此可以唤醒部件并在相同的读/写操作中执行有效的转换。输入信号采样在SCLK的第二上升沿上，紧随CS下降沿。转换结束时（SCLK的最后一个上升沿），部件自动进入待机模式。
串行接口
图21显示了与AD7887串行接口的详细时序图。串行时钟提供转换时钟，并在转换期间控制与AD7887之间的信息传输。CS启动数据传输和转换过程。对一些人来说模式，CS的下降沿唤醒部件。在所有情况下将串行时钟传送到AD7887并将其放入芯片跟踪/保持进入跟踪模式。输入信号在秒ond SCLK输入下降沿后的上升沿反恐精英。因此，坠落后的第一个1.5时钟周期当采集输入信号时地点。此时间表示为采集时间（tACQ）。在CS下降沿唤醒部件的模式采集时间必须允许5μs的唤醒时间芯片上的track/hold从track模式转到SCLK的第二上升沿，并且也启动转换在这个边缘。转换过程需要额外的完成14个半SCLK周期。上升沿将总线恢复为三种状态。如果CS处于低位，则可以启动转换。在双通道操作中，采样的输入通道是在上一次写入控制寄存器时选择的通道。因此，在双通道操作中，用户必须当前转换正在进行时下一次转换的通道地址。
向控制寄存器写入信息发生在数据传输中SCLK的前八个上升沿上。当数据传输发生时，控制寄存器总是被写入。然而，AD7887可以在只读模式下通过将数据绑定到低位来操作，从而每次都将所有0加载到控制寄存器。在读/写模式下操作AD7887时，用户在从部件读取数据时，必须始终小心在数据线上设置正确的信息。
需要16个串行时钟周期来执行con版本处理和访问来自AD7887的数据。在第一个串行时钟边缘跟随CS变低是下降边缘的应用中，该边缘将第一个前导零打掉。因此，SCLK时钟上的第一上升时钟边缘提供了第一前导零。在CS变低后的第一个串行时钟边缘是上升边缘的应用中，可能无法及时设置第一个前导零，以便处理器正确读取它。然而，随后的位在SCLK的下降沿上被计时，以便它们被提供给下一上升沿上的处理器。因此，第二前导零在第一上升沿之后的下降沿上计时。数据传输中的最后一位在16上升沿上有效，已在前一下降沿上打卡。
微处理器接口
AD7887上的串行接口允许部件直接连接到许多不同的微处理器。本节说明如何将AD7887与一些更常见的微控制器和DSP串行接口协议进行接口。
AD7887至TMS320C5x
TMS320C5x上的串行接口使用连续的串行时钟和帧同步信号将数据传输操作与AD7887等外围设备同步。CS输入允许在TMS320C5x和AD7887的串行时钟是只需要粘合逻辑。TMS320C5x的串行端口是设置为使用内部CLKX（Tx串行）在突发模式下运行时钟）和FSX（发送帧同步）。串行口控制寄存器（SPC）必须具有以下设置：FO=0，FSM=1，MCM=1，TXM=1。连接图如所示图22。
AD7887 ADSP-21xx
ADSP-21xx系列的DSP很容易通过ADSP-21xx和AD7887的串行时钟之间的逆变器与AD7887连接。这是唯一需要的粘合逻辑。运动控制寄存器的设置如下：
连接图如图23所示。ADSP-21xx将运动的TFS和RFS连接在一起，TFS设置为输出，RFS设置为输入。数字信号处理器在交替帧模式下工作，并设置运动控制寄存器如表7所述。帧同步信号在TFS上生成的信号与CS相连，与所有信号处理应用一样，等距采样是必要的。然而，在本例中，定时器中断用于控制ADC的采样率，并且在某些情况下，不能实现等距采样。
定时器寄存器加载一个值，该值将在所需的采样间隔提供中断。当接收到中断时，用TFS/DT（ADC控制字）发送一个值。TFS用于控制RFS，从而读取数据。串行时钟的频率在SCLKDIV寄存器中设置。当给出用TFS传输的指令（即AX0=TX0）时，检查SCLK的状态。在传输开始之前，DSP等待SCLK再次变高、变低和变高。如果选择的定时器和SCLK值使得要发送的指令发生在SCLK的上升沿上或附近，则可以发送数据，也可以等到下一个时钟边缘。
由于传输指令发生在SCLK边缘，这种情况导致非等距采样。如果中断之间的sclk数为整数N，则由DSP实现等距采样。
AD7887至DSP56xxx
图24中的连接图显示了AD7887如何连接到摩托罗拉DSP56xxx系列DSP的SSI（同步串行接口）。SSI在同步模式下运行（CRB中的SYN位=1），Tx和Rx的内部生成的1位时钟周期帧同步（CRB中的FSL1位=1和FSL0位=0）。通过在CRA中设置位WL1=1和WL0=0，将字长设置为16。DSP56xxx的SCLK和AD7887的SCLK引脚之间也需要一个逆变器，如图24所示。
AD7887至MC68HC11
MC68HC11上的串行外围接口（SPI）配置为当时钟极性位（CPOL）=1和时钟相位位（CPHA）=1时的主模式（MSTR=1）。SPI通过写入SPI控制寄存器（SPCR）进行配置-有关更多信息，请参阅Freescale Semiconductor，Inc.的M68HC11参考手册。串行传输作为两个8位操作进行。连接图如图25所示。
AD7887至8051
可以使用8051上的数据端口实现串行接口。这允许实现全双工串行传输。该技术包括对输入/输出端口（例如，P1.0）进行位敲打以生成串行时钟，并使用另外两个输入/输出端口（例如，P1.1和P1.2）将数据移入和移出，见图26。
AD7887至PIC16C6x/PIC16C7x
PIC16C6x同步串行端口（SSP）被配置为时钟极性位为1的SPI主机。这是通过写入同步串行端口控制寄存器（SSPCON）来完成的。请参阅PIC16/PIC17微控制器用户手册。图27显示了与PIC16C6x/PIC16C7x接口所需的硬件连接。在本例中，输入/输出端口RA1用于脉冲CS。该微控制器在每次串行传输操作中只传输8位数据。因此，需要两个连续的读/写操作。
应用程序提示
接地及布置
如图7所示，AD7887对电源上的噪声具有很好的抗扰性。但是，在接地和布局方面仍应小心。
容纳AD7887的印刷电路板的设计应使模拟和数字部分分开并限制在板的某些区域。这有助于使用易于分离的地平面。最小蚀刻技术通常对地平面最好，因为它能产生最好的屏蔽效果。数字和模拟接地平面只应连接在一个位置，尽可能靠近AD7887的接地引脚。如果AD7887处于多个设备需要AGND到DGND连接的系统中，则仍应仅在一个点进行连接，即星形接地点，该接地点应尽可能靠近AD7887。避免在设备下运行数字线路，因为这会将噪声耦合到模具上。模拟接地平面应为允许在AD7887下运行，以避免噪声耦合。AD7887的电源线应使用尽可能大的轨迹，以提供低阻抗路径，并减少故障对电源线的影响。时钟等快速开关信号应采用数字接地屏蔽，以避免向电路板的其他部分辐射噪声，时钟信号不得在模拟输入端附近运行。避免数字和模拟信号交叉。板的相对侧上的痕迹应彼此成直角。这减少了通过电路板的馈通效应。到目前为止，微带技术是最好的方法，但双面板并不总是可行的。在这种技术中，电路板的组件侧专用于接地平面，信号放置在焊料侧。
良好的脱钩也很重要。所有模拟电源应与10μF钽分离，并与0.1μF电容器并联至AGND。为了从这些去耦组件中获得最佳效果，必须将它们放置在尽可能靠近设备的位置，理想情况下是正好对着设备。
外形尺寸
1、Z=符合RoHS标准的零件，#表示无铅产品，可以是顶部或底部标记。
2、W=符合汽车应用要求。
3、这里的线性误差是指积分线性误差。
汽车产品
AD7887W型号可用于控制制造，以支持汽车应用的质量和可靠性要求。请注意，该车型的规格可能与商用车型不同；因此，设计师应仔细审查本数据表的规格部分。只有所示的汽车级产品可用于汽车应用。有关特定产品订购信息，请与您当地的模拟设备客户代表联系，以获取此型号的特定汽车可靠性报告。
