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特征
与AD7656/AD7657/AD7658兼容的引脚和软件，降低了去耦要求6个独立ADC；真双极模拟输入管脚/软件可选范围：±0 V，±5 V快速吞吐量：250 kSPS iCMOS处理技术；低功率；140mw，250ksps，5v，宽带高噪声性能；10 kHz输入频率下的88 dB信噪比片上参考和参考缓冲器；高速并行、串行和菊花链接口模式高速串行接口；SPI/QSPI标准8482;/微丝™DSP兼容待机模式：315席W最大64引线LQFP。
应用
电力线监测系统；仪表和控制系统；多轴定位系统。
一般说明
AD7656-1/AD7657-1/AD7658-1是AD7656/AD7657/AD7658的简化去耦引脚和软件兼容版本。AD7656-1/AD7657-1/AD7658-1设备包含六个16-/14 / 12位，快速，低功耗逐次逼近ADC席上的一个包设计的ICMOS®过程（工业CMOS）。iCMOS是一种将高压硅与亚微米CMOS和互补双极技术相结合的工艺。它使开发一系列高性能模拟集成电路成为可能，这些集成电路能够在33伏的电压下工作，这是上一代高压器件所无法实现的。与使用传统CMOS工艺的模拟集成电路不同，iCMOS组件可以接受双极输入信号，同时提供更高的性能，这大大降低了功耗和封装尺寸。
AD7656-1/AD7657-1/AD7658-1具有高达250 kSPS的吞吐量。这些部件包含低噪声、宽频带跟踪和保持放大器，可以处理高达4.5兆赫的输入频率。
转换过程和数据采集由CONVST信号和内部振荡器控制。三个CONVST管脚（CONVST A、CONVST B和CONVST C）允许对三个ADC对进行独立、同时采样。AD7656-1/AD7657-1/AD7658-1具有高速并行和串行接口，允许设备与微处理器或DSP接口。当选择串行接口时，每个部件都有一个菊花链功能，允许多个ADC连接到单个串行接口。AD7656-1/AD7657-1/AD7658-1可以在±4×VREF和±2×VREF范围内容纳真正的双极输入信号。每个AD7656-1/AD7657-1/AD7658-1还包含一个片上2.5 V参考电压。
产品亮点
1、六个16/14/12位250 kSPS ADC。
2、六个真正的双极，高阻抗模拟输入。
3、高速并行和串行接口。
4、与AD7656/AD7657/AD7658设备相比，减少了去耦要求，降低了材料清单成本。
典型性能特征
术语
积分非线性（INL）
直线通过的最大偏差ADC传输函数的终结点。的终结点传递函数在第一个代码下的1/2 LSB处为零标度在最后一个代码转换上方的半LSB处转换和满标度。
微分非线性（DNL）
ADC中任意两个相邻码之间的测量值与理想1 LSB之间的差值发生变化。
双极零点标度误差
中刻度转换（所有1到所有0）与理想的车辆识别号电压（即AGND-1 LSB）的偏差。
双极性零标度误差匹配
任意两个输入通道之间双极性零码误差的差异。
正满标度误差
调整双极零点标度误差后，最后一次代码转换（011…110到011…111）与理想值（+4×VREF−1 LSB，+2×VREF−1 LSB）的偏差。
正满标度误差匹配
任何两个输入通道之间的正满标度误差差。
负满标度误差
调整双极性零标度误差后，第一个代码转换（10…000到10…001）与理想值（-4×VREF+1 LSB，-2×VREF+1 LSB）的偏差。
负满标度误差匹配
任何两个输入通道之间负满标度误差的差异。
跟踪和保持采集时间
在转换结束时，跟踪保持放大器返回到跟踪模式。跟踪和保持捕获时间是在转换结束后，跟踪和保持放大器的输出达到其最终值（在±1lsb范围内）所需的时间。有关详细信息，请参见“跟踪和保持”部分。
信噪比（SINAD）
在模数转换器输出端测得的信号与（噪声+失真）的比率。信号是基波的均方根振幅。噪声是所有非基本信号的总和，最多为采样频率的一半（fSAMPLE/2，不包括dc）。
该比率取决于数字化过程中量化级别的数量：级别越多，量化噪声越小。正弦波输入的理想N位变换器的理论SINAD比由下式给出：SINAD= (6.02 N + 1.76) dB，因此，16位转换器的SINAD为98 dB，14位转换器为86.04 dB，12位转换器为74 dB。
总谐波失真（THD）
谐波的均方根和与基波的比值。对于AD7656-1/AD7657-1/AD7658-1，定义为：
其中：V1是基波的均方根振幅；V2、V3、V4、V5和V6是第二次至第六次谐波的均方根振幅。
峰值谐波或杂散噪声
ADC输出频谱中下一个最大分量的均方根值（小于等于fSAMPLE/2，不包括dc）与基波的均方根值之比。通常，本规范的值由频谱中的最大谐波确定，但对于谐波埋在噪声层中的adc，则由噪声峰值确定。
互调失真
当输入由两个频率fa和fb的正弦波组成时，任何具有非线性的有源器件在mfa±nfb的和频和差频处产生畸变产物，其中m，n=0，1，2，3。互调失真项是指m和n都不等于0的项。例如，二阶项包括（fa+fb）和（fa-fb），三阶项包括（2fa+fb），（2fa-fb），（fa+2fb）和（fa-2fb）。
使用CCIF标准测试AD7656-1／AD765 71/1/AD768-1，其中在最大输入带宽附近使用两个输入频率。在这种情况下，二阶项通常在频率上与原始正弦波相距，而三阶项通常在接近输入频率的频率上。因此，二阶和三阶术语是分别指定的。互调失真的计算是根据THD规范进行的，其中是单个失真产品的rms和与基本原理和的rms振幅的比值，用分贝表示。
通道间隔离
信道间隔离是测量任意两个信道间串扰水平的一种方法。它是通过对所有未选择的输入通道应用满标度100 kHz正弦波信号，并用30 kHz信号确定信号在所选通道中衰减的程度来测量的。
电源抑制（PSR）
电源的变化影响满标度转换，但不影响转换器的线性度。电源抑制是由于电源电压从标称值变化引起的满量程转换点的最大变化。请参阅典型性能特征部分。
其中：
Pf等于ADC输出中频率f处的功率。
PfS等于耦合到VDD和VSS电源上的频率fSAMPLE的功率。
%可行性研究报告
%FSR是利用ADC的整个理论跨度来计算的。
操作原理
转换器详细信息
AD7656-1/AD7657-1/AD7658-1与AD7656/AD7657/AD7658设备的引脚和软件兼容，降低了去耦版本。此外，AD7656-1/AD7657-1/AD7658-1是高速、低功耗转换器，可同时对6个片上ADC进行采样。AD7656-1/AD7657-1/AD7658-1上的模拟输入可以接受真正的双极输入信号。RANGE pin或RNGx位用于选择±4×VREF或±2×VREF作为下一次转换的输入范围。
每个AD7656-1/AD7657-1/AD7658-1包含六个合成孔径雷达ADC、六个跟踪和保持放大器、一个2.5V参考电压片、参考缓冲器以及高速并行和串行接口。当三个CONVST引脚（CONVST A、CONVST B和CONVST C）连接在一起时，这些部件允许同时对所有六个adc进行采样。或者，六个adc可以分成三对。每对ADC都有一个相关的CONVST信号，用于在每对ADC、四个ADC或所有六个ADC上启动同步采样。CONVST A用于在V1和V2上启动同步采样，CONVST B用于在V3和V4上启动同步采样，CONVST C用于在V5和V6上启动同步采样。
在AD7656-1/AD7657-1/AD7658-1上通过脉冲CONVST输入启动转换。在CONVST的上升沿上，将所选ADC对的跟踪保持放大器置于保持模式并开始转换。在CONVST上升沿之后，忙碌信号变高，表示正在进行转换。AD7656-1/AD7657-1/AD7658-1的转换时钟是内部生成的，各部件的转换时间为3微秒。只要忙，则忽略CONVST A、CONVST B或CONVST C上任何进一步的CONVST上升沿。忙碌信号返回低，指示转换结束。在繁忙的下降沿上，跟踪保持放大器返回到跟踪模式。可通过并行或串行接口从输出寄存器读取数据。
跟踪和保持放大器
AD7656-1/AD7657-1/AD7658-1上的跟踪和保持放大器允许ADC分别将满标度振幅的输入正弦波精确地转换为16-/14-/12位分辨率。跟踪和保持放大器的输入带宽大于ADC的奈奎斯特速率，即使AD7656-1／AD765 71/1/AD768-1以最大吞吐率工作。这些部件可以处理高达4.5兆赫的输入频率。
跟踪和保持放大器在CONVST上升沿上同时采样各自的输入。轨道和保持放大器的光圈时间（即外部CONVST信号实际进入保持状态之间的延迟时间）为10ns。这是很好的匹配所有六个轨道和保持放大器在一个设备和从一个设备到另一个设备。这使得可以同时对六个以上的adc进行采样。转换的结束由BUSY的下降沿发出信号，此时轨道-保持放大器返回到跟踪模式，采集时间开始。
模拟输入
AD7656-1/AD7657-1/AD7658-1可以处理真正的双极输入电压。范围引脚上的逻辑电平或写入控制寄存器中RNGx位的值决定了AD7656-1/AD7657-1/AD7658-1上用于下一次转换的模拟输入范围。当范围引脚或RNGx位为1时，下一次转换的模拟输入范围为±2×VREF。
当RANGE pin或RNGx位为0时，下一次转换的模拟输入范围为±4×VREF。
图25显示了AD7656-1/AD7657-1/AD7658-1的模拟输入结构的等效电路。两个二极管D1和D2为模拟输入提供ESD保护。必须注意确保模拟输入信号不会超过VDD和VSS供电轨300 mV以上。超过此值的信号会导致这些二极管正向偏置，并开始向基板传导电流。这些二极管可以在不造成不可逆损坏的情况下最大电流为10毫安。图25中的电容器C1通常约为4pF，主要归因于引脚电容。电阻器R1是由开关（即轨道和保持开关）的导通电阻组成的集总元件。该电阻通常约为3.5 kΩ。电容器C2是ADC采样电容器，其电容通常为10pf。
AD7656-1/AD7657-1/AD7658-1需要用于高压模拟输入结构的VDD和VSS双电源。这些电源必须等于或大于模拟输入范围（每个模拟输入范围对这些电源的要求见表8）。AD7656-1/AD7657-1/AD7658-1需要4.75 V至5.25 V的低压AVCC电源为ADC核心供电，数字电源需要4.75 V至5.25 V的DVCC电源，接口电源需要2.7 V至5.25 V的V驱动电源。
为了满足使用所选择的模拟输入范围的最小电源电压时的指定性能，可能需要从最大吞吐率降低吞吐量速率。
ADC传输函数
AD7656-1/AD7657-1/AD7658-1的输出编码是两个补码。设计的代码转换发生在连续整数LSB值之间的中间，即，1/2 LSB，3/2 LSB。AD7656-1的LSB大小为FSR/65536，AD7657-1的FSR/16384，AD7658-1的FSR/4096。理想传输特性如图26所示。
LSB的大小取决于所选的模拟输入范围（见表9）。
内部/外部参考
REFIN/REFOUT引脚允许访问AD7656-1/AD7657-1/AD7658-1的2.5 V参考电压，或者允许连接外部参考电压以提供转换参考电压源。
AD7656-1/AD7657-1/AD7658-1可容纳2.5 V外部参考电压。通过REFIN/REFOUT管脚应用外部引用时，必须禁用内部引用，并且必须启用引用缓冲区。或者，可以通过REFCAPx管脚应用外部参考，在这种情况下，应禁用内部参考，建议禁用参考缓冲器以节省电源和最小化串扰。复位后，AD7656-1/AD7657-1/AD7658-1默认为在禁用内部参考和启用参考缓冲器的情况下以外部参考模式工作。
可以在硬件或软件模式下启用内部引用。要在硬件模式下启用内部参考，请将H/S SEL引脚设置为0，将REFEN/引脚设置为1。启用数字化信息系统
软件模式下的内部参考，将H/S SEL设置为1，并写入控制寄存器，将寄存器的DB9设置为1。对于内部参考模式，使用1μF电容器分离REFIN/REFOUT引脚。
AD7656-1/AD7657-1/AD7658-1各包含三个片上参考缓冲器，如图27所示。三个ADC对中的每一个都有一个关联的参考缓冲区。这些参考缓冲器需要在REFCAPA、REFCAPB和REFCAPC管脚上使用1μF电容器的外部去耦电容器。通过写入内部控制寄存器中的位DB8，可以在软件模式下禁用内部参考缓冲区。如果选择串行接口，可以通过设置DB14/REFBUFEN/DIS pin high在硬件模式下禁用内部参考缓冲器。如果内部引用及其缓冲区被禁用，则将外部缓冲引用应用于REFCAPx管脚。
典型接线图
图28显示了AD7656-1/AD7657-1/AD7658-1的典型连接图，说明了所需去耦电容器数量和值的减少。每个部件上有八个AVCC电源引脚。AVCC电源是用于AD7656-1/AD7657-1/AD7658-1转换过程的电源；因此，它们应该很好地分离。应用于八个AVCC管脚的AVCC电源可以仅使用一个1μF电容器来解耦。AD7656-1/AD7657-1/AD7658-1可以与内部参考或外部应用的参考一起工作。在此配置中，部件配置为使用外部参考操作。REFIN/REFOUT引脚与1μF电容器分离。三个内部引用缓冲区已启用。每个REFCAPx管脚与1μF电容器分离。
如果AVCC和DVCC电源使用相同的电源，则在电源引脚之间放置铁氧体或小RC滤波器。
AGND引脚连接到系统的AGND平面。DGND管脚与系统中的数字接地层相连。在系统中的一个位置将AGND和DGND平面连接在一起。此连接应尽可能靠近系统中的AD7656-1/AD7657-1/AD7658-1。
VDRIVE电源与处理器连接到同一个电源。VDRIVE上的电压控制输出逻辑信号的电压值。
用最小1μF去耦电容器去耦VDD和VSS信号。这些电源用于AD7656-1/AD7657-1/AD7658-1模拟输入上的高压模拟输入结构。
驱动模拟输入
驱动放大器和用于AD7656-1的模拟输入电路一起必须满足16位电平（0.0015%）的满标度阶跃输入，其在AD7656-1的指定550ns采集时间内。为了保持AD7656-1的信噪比和转换噪声性能，驱动放大器产生的噪声需要尽可能低。此外，驱动程序还需要有一个适合AD7656-1的THD性能。
AD8021满足这些要求。AD8021需要一个10 pF的外部补偿电容器。如果需要AD8021的双版本，则可以使用AD8022。AD8610和AD797也可用于驱动AD7656-1/AD7657-1/AD7658-1。
接口选项
AD7656-1/AD7657-1/AD7658-1提供两个接口选项：高速并行接口和高速串行接口。所需的接口模式是通过SE/PAR SEL引脚选择的。并行接口可以在word（W/B=0）或byte（W/B=1）模式下工作。在串行模式下，AD7656-1/AD7657-1/AD7658-1可以配置为菊花链模式。
在并行模式下，读操作只访问与刚刚发生的转换相关的结果。例如，考虑CONVST A和CONVST C同时切换但未使用CONVST B的情况。在转换过程结束时，当BUSY变低时，执行读取。应用四个读取脉冲（并行模式），输出来自V1、V2、V5和V6的数据。由于在此循环中未切换CONVST B，因此不输出V3和V4中的数据。然而，当处于串行模式时，所有零被输出，以代替转换周期中不包括的ADC的ADC结果。有关更多信息，请参阅串行接口部分。
并行接口（SE/PAR SEL＝0）
AD7656-1/AD7657-1/AD7658-1分别由六个16-/14-/12位ADC组成。通过将所有三个CONVST引脚（CONVST A、CONVST B和CONVST C）连接在一起，可以同时对所有六个ADC进行采样。AD7656-1/AD7657-1/AD7658-1需要看到CONVST脉冲来启动转换；这应该包括CONVST下降沿和CONVST上升沿。CONVST的上升沿在选定的adc上启动同步转换。AD7656-1/AD7657-1/AD7658-1各包含一个用于执行转换的片上振荡器。转换时间tCONV为3微秒。忙碌信号变低以指示转换结束。繁忙信号的下降沿用于将轨道保持放大器置于轨道模式。
AD7656-1/AD7657-1/AD7658-1还允许通过独立地脉冲三个转换器引脚同时成对地转换六个ADC。CONVST A用于在V1和V2上启动同步转换，CONVST B用于在V3和V4上启动同步转换，CONVST C用于在V5和V6上启动同步转换。同时采样的adc的转换结果存储在输出数据寄存器中。注意，一旦任何一个CONVST pin出现上升沿以启动转换，则在繁忙状态较高时，将忽略任何CONVST管脚上的进一步CONVST上升沿。
可通过带有标准CS和RD信号（W/B=0）的并行数据总线从AD7656-1/AD7657-1/AD7658-1读取数据。要读取并行总线上的数据，TIESE/PAR SEL低。CS和RD输入信号在内部选通，以使转换结果能够进入数据总线。当CS和RD均为逻辑低时，数据线DB0到DB15保持高阻抗状态。
CS信号可以被永久地限制在低位，RD信号可以用来访问转换结果。在忙信号变低后，可以进行读取操作。所需读取操作的数量取决于同时采样的ADC的数量（见图29）。如果CONVST A和CONVST B同时处于低位，则需要四次读取操作才能从V1、V2、V3和V4获得转换结果。如果CONVST A和CONVST C同时处于低位，则需要四次读取操作才能从V1、V2、V5和V6获得转换结果。
转换结果按升序输出。对于AD7657-1，DB15和DB14包含两个前导0，DB[13:0]输出14位转换结果。对于AD7658-1，DB[15:12]包含四个前导0，DB[11:0]输出12位转换结果。
当使用三个CONVST信号独立启动三个ADC对上的转换时，一旦上升沿在任何一个CONVST管脚上发生以启动转换，然后在忙时忽略任何CONVST管脚上的任何进一步的CONVST上升边。
虽然可以在读取序列期间启动转换，但不建议这样做，因为这样做可能会影响转换的性能。对于指定的性能，建议在转换后执行读取。对于未使用的输入通道对，将相关联的CONVST引脚连接到VDRIVE。
如果只有8位总线可用，则可以将AD7656-1/AD7657-1/AD7658-1并行接口配置为以字节模式（W/B=1）运行。在这种配置中，DB7/HBEN/DCEN管脚具有HBEN功能。AD7656-1/AD7657-1/AD7658-1的每个信道转换结果可以在两个读取操作中访问，每个读取操作在DB15到DB8上提供八位数据（见图30）。HBEN pin确定读取操作是首先访问16位转换结果的高字节还是低字节。要始终首先访问DB15到DB8上的低位字节，请将HBEN pin连接到低位。要始终首先访问DB15到DB8上的高位字节，请将HBEN pin连接到高位。在字节模式下，当所有三个CONVST管脚脉冲在一起以启动所有六个adc上的同时转换时，需要12个读取操作来读取六个16/14/12位转换结果。DB[6:0]应在字节模式下保持未连接状态。
adc的软件选择
H/S选择管脚确定要同时采样的adc组合的源。当H/S选择引脚逻辑低时，要同时采样的信道组合由CONVST A、CONVST B和CONVST C引脚确定。当H/S SEL pin为逻辑高电平时，选择用于同时采样的信道的组合由DB15到DB13控制寄存器的内容确定。在此模式下，必须写入控制寄存器。
控制寄存器是一个8位的只写寄存器。使用CS和WR引脚以及DB[15:8]数据引脚将数据写入该寄存器（见图31）。控制寄存器要选择要同时采样的ADC对，请在写入操作期间将相应的数据线设置为高。
AD7656-1/AD7657-1/AD7658-1控制寄存器允许在每个ADC对上编程各个范围。控制寄存器中的DB12到DB10用于编程每个ADC对上的范围。
在AD7656-1/AD7657-1/AD7658-1上发生复位后，控制寄存器包含所有0。CONVST A信号用于在通过控制寄存器选择的信道组合上启动同步转换。在软件模式（H/S选择=1）下运行时，CONVST B和CONVST C信号可被限制在低位。所需的读取脉冲的数量取决于在控制寄存器中选择的adc的数量以及设备是在字模式还是字节模式下工作。转换结果按升序输出。
在写操作过程中，数据总线位DB15到数据总线位DB8是双向的，当RD为逻辑高，CS和WR为逻辑低时成为控制寄存器的输入。当WR变为逻辑高时，DB15到DB8上的逻辑状态被锁存到控制寄存器中。
改变模拟输入范围（H/S选择=0）
AD7656-1/AD7657-1/AD7658-1范围引脚允许用户选择±2×VREF或±4×VREF作为六个模拟输入的模拟输入范围。当H/S SEL pin低时，在忙信号的下降沿上采样范围pin的逻辑状态，以确定下一次同时转换的范围。当忙信号下降沿的范围引脚为逻辑高时，下一次转换的范围为±2×VREF。当忙信号下降沿的范围引脚为逻辑低时，下一次转换的范围为±4×VREF。复位脉冲后，在第一个下降忙边上更新范围。
改变模拟输入范围（H/S选择=1）
当H/S选择引脚高时，可以通过写入控制寄存器来改变范围。控制寄存器中的DB[12:10]用于选择下一次转换的模拟输入范围。每个模拟输入对都有一个相关的范围位，允许在每个ADC对上编程独立的范围。当RNGx位设置为1时，下一次转换的范围为±2×参考电压。当RNGx位设置为0时，下一次转换的范围为±4×VREF。
串行接口（SE/PAR SEL＝1）
AD7656-1/AD7657-1/AD7658-1通过脉冲一个、两个或全部三个CONVST信号，使用其片上微调振荡器同时转换CONVST上升沿上的所选信道对。在CONVST上升沿之后，BUSY信号变高，表示转换已开始。当转换完成时，它返回低位，3微秒后。只要忙得很高，CONVST A、CONVST B或CONVST C上的任何进一步的CONVST上升沿都将被忽略。输出寄存器加载了新的转换结果，可以从AD7656-1/AD7657-1/AD7658-1读取数据。要从串行接口上读取部件的数据，SE/PAR SEL应并列高。CS和SCLK信号用于从AD7656-1/AD7657-1/AD7658-1传输数据。这些部分有三个DOUT pin:DOUT A、DOUT B和DOUT C。可以使用一行、两行或全部三行DOUT从每个部分读取数据。
图32显示了六个同时的转换和使用三个DOUT行的读取序列。此外，在图32中，32个SCLK传输用于访问来自AD7656-1/AD7657-1/AD7658-1的数据；然而，两个带有CS信号的16-SCLK单独帧传输也可用于访问三个DOUT线上的数据。在此之后应用的任何其他SCLK将导致输出所有零。当选择串行接口并且转换数据在所有三条双输出线路上计时时，将DB0/SEL A、DB1/SEL B和DB2/SEL C连接到VDRIVE。这些管脚分别用于使DOUT A到DOUT C线通电。
如果需要在两条数据输出线上对转换数据进行时钟输出，请使用DOUT A和DOUT B。要启用DOUT A和DOUT B，请将DB0/SEL A和DB1/SEL B绑定到VDRIVE，并将DB2/SEL C绑定到低位。当执行六个同时转换且仅使用两个双输出线时，可使用48-SCLK传输来访问来自AD7656-1/AD7657-1/AD7658-1的数据。在此之后应用的任何其他SCLK将导致输出所有零。读取序列如图33所示，用于使用两条双输出线在所有六个ADC上同时转换。如果在所有六个ADC上同时发生转换，并且仅使用两条双输出线从AD7656-1/AD7657-1/AD7658-1读取结果，则双a将从V1、V2和V5中输出结果，而双B将从V3、V4和V6中输出结果。
数据也可以只使用一个DOUT行来计时，在这种情况下，使用DOUT A来访问转换数据。要将AD7656-1/AD7657-1/AD7658-1配置为在此模式下运行，请将DB0/SEL A连接到VDRIVE，并将DB1/SEL B和DB2/SEL C连接到low。只使用一条DOUT线的缺点是吞吐量降低。可以使用一个96-SCLK传输、三个32-SCLK单帧传输或六个16-SCLK单帧传输从AD7656-1/AD7657-1/AD7658-1访问数据。在此之后应用的任何其他SCLK将导致输出所有零。使用串行接口时，将RD信号连接到低位，并使未使用的输出线保持未连接状态。
无论使用一条、两条或三条数据输出线，如果在转换周期中没有使用特定的CONVST管脚，那么即使相关的ADC在转换周期中没有使用，也会输出所有的零来代替ADC结果。这意味着，例如，如果只有CONVST B是脉冲的，并且使用了一个数据输出管脚，则需要64个sclk来访问V3和V4的结果，但如果使用了两条或三条数据输出线，则只需要32个sclk。
串行读取操作
图34显示了选择串行接口时从AD7656-1/AD7657-1/AD7658-1读取数据的时序图。SCLK输入信号为串行接口提供时钟源。CS信号变低，从AD7656-1/AD7657-1/AD7658-1访问数据。CS的下降沿使总线脱离三种状态，并使16位转换结果的MSB超时。adc为每个转换结果输出16位；AD7656-1的数据流由16位转换数据组成，首先提供MSB。AD7657-1的数据流由两个前导0和14位转换数据组成，先提供MSB。AD7658-1的数据流由四个前导0和12位转换数据组成，首先提供MSB。
转换结果的第一位在CS下降沿之后的第一SCLK下降沿上有效。随后的15个数据位在SCLK信号的上升沿上计时。SCLK下降沿上的数据有效。要访问每个转换结果，16 时钟脉冲必须提供给AD7656-1/AD7657-1/AD7658-1。图34显示了如何使用16-SCLK读取来访问转换结果。
DAISY链模式（DCEN＝1，SE/PAR SEL＝1）
当使用一个/两个/三个双针从AD7656-1/AD7657-1/AD7658-1读取转换数据时，可以使用DCEN针将部件配置为在菊花链模式下运行。此菊花链功能允许多个AD7656-1/AD7657-1/AD7658-1设备级联在一起，对于减少组件计数和布线连接非常有用。两个设备的连接示例如图36所示。此配置显示每个设备使用两条双输出线。12个模拟输入的同时采样可以使用一个公共CONVST信号。DB5、DB4和DB3数据管脚用作菊花链模式的DCIN[A:C]数据输入管脚。
CONVST的上升沿用于启动AD7656-1/AD7657-1/AD7658-1上的转换。在忙信号变低以指示转换完成后，用户可以开始从两个设备读取数据。图37显示了在菊花链模式下操作两个AD7656-1/AD7657-1/AD7658-1设备时的串行时序图。
CS下降沿用于帧化来自AD7656-1/AD7657-1/AD7658-1设备的串行传输，使总线脱离三种状态，并使第一个转换结果的MSB超时。在图37所示的示例中，同时对所有12个ADC通道进行采样。在本例中，使用两个DOUT行读取转换结果。CS帧96-SCLK传输。在前48个sclk期间，转换数据从设备2传输到设备1。设备2上的DOUT A将转换数据从V1、V2和V5传输到设备1中的DCIN A；设备2上的DOUT B将转换结果从V3、V4和V6传输到设备1中的DCIN B。在前48个sclk期间，设备1将数据传输到数字主机。设备1上的DOUT A从V1、V2和V5传输转换数据；设备1上的DOUT B从V3、V4和V6传输转换数据。在最后48个sclk中，设备2将0时钟拨出，设备1将前48个sclk中从设备2拨入的数据移到数字主机中。如果在传输过程中DCEN保持高，也可以使用6个16-SCLK单独帧传输来实现此示例。
图38显示了如果两个AD7656-1/AD7657-1/AD7658-1设备配置为菊花链模式并且使用三条双输出线工作，则计时。假设同时对所有12个输入进行采样，则CS在读取操作期间帧64 SCLK传输。在该传输的前32个sclk期间，来自设备1的转换结果被计时到数字主机，来自设备2的转换结果被计时到设备1。在传输的最后32个sclk中，来自设备2的转换结果从设备1时钟输出并进入数字主机，设备2时钟输出0。
根据应用需求、所使用的SCLK频率和所使用的串行数据线的数量，链中的最大设备数量受到每个信道所需的吞吐量的限制。
待机/部分掉电操作模式（SE/PAR SEL＝0或1）
每个ADC对在转换结束时，通过在BUSY的下降沿之前使相关联的CONVST信号变低，可以单独进入部分掉电模式。如果忙变低时CONVST管脚处于低位，则关联的ADC对仅在其在该周期内实际转换时进入部分断电模式，即，如果该特定CONVST管脚用于触发转换。为了给ADC对供电，CONVST信号应该调高，告诉ADC对供电，并将跟踪保持放大器置于跟踪模式。在经过部分断电的通电时间之后，CONVST信号可以接收上升沿以启动有效转换。在部分断电模式下，参考缓冲区保持通电状态。当一个ADC对处于部分掉电模式时，在其他完全通电的ADC上仍然可以发生转换。在图35的A点，ADC 1和ADC 2进入部分断电状态，而ADC 3到ADC 6保持完全通电。在图35中的B点，ADC1和ADC2开始通电。一旦所需的通电时间过去，即可在下一个CONVST上升沿启动转换，如图所示。
AD7656-1／AD765 71/1/AD765 8-1具有待机模式，席上模式可将设备置于低功耗模式（最大315μW）。AD7656-1/AD7657-1/AD7658-1通过使输入STBY逻辑低而进入待机模式，并通过使STBY逻辑高而再次通电以正常运行。当AD7656-1/AD7657-1/AD7658-1处于待机模式时，输出数据缓冲器仍然工作，这意味着用户可以继续访问部件的转换结果。当以较低的吞吐量率运行时，此备用功能可用于降低AD7656-1/AD7657-1/AD7658-1的平均功耗。在每次转换结束时，当BUSY变低时，可以将部件置于待机状态，并在下一次转换之前从待机模式中取出。AD7656-1/AD7657-1/AD7658-1从待机状态出来的时间称为唤醒时间。唤醒时间限制了AD7656-1／AD765 7-1／AD765 8-1在转换之间断电时可运行的最大吞吐率。
应用程序提示
布局
设计包含AD7656-1/AD7657-1/AD7658-1的印刷电路板（PCB），使模拟和数字部分分离并限制在板的不同区域。
至少使用一个地平面。它可以是通用的，也可以在数字和模拟部分之间分开。在分体式平面的情况下，只在一个地方连接数字和模拟地面，最好在AD7656-1/AD7657-1/AD7658-1下面，或至少尽可能靠近部件。
如果AD7656-1/AD7657-1/AD7658-1处于多个设备需要模拟-数字接地连接的系统中，则该连接仍应仅在一个点（星形接地点）进行，该点应尽可能靠近AD7656-1/AD7657-1/AD7658-1。与地平面连接良好。避免多个接地引脚共用一个连接。每个接地引脚应使用到接地平面的单个过孔或多个过孔。
避免在设备下运行数字线路，因为这样做会将噪声耦合到模具上。允许模拟接地平面在AD7656-1/AD7657-1/AD7658-1下运行，以避免噪声耦合。用数字接地屏蔽快速开关信号，如CONVST或时钟，以避免将噪声辐射到电路板的其他部分，并且快速开关信号不应在模拟信号路径附近运行。避免数字和模拟信号交叉。靠近板上的层上的迹线应该以直角彼此运行，以减少馈通通过板的影响。
AD7656-1/AD7657-1/AD7658-1上的AVCC、DVCC、VDRIVE、VDD和VSS引脚的电源线应使用尽可能大的迹线，以提供低阻抗路径并减少故障对电源线的影响。在AD7656-1/AD7657-1/AD7658-1电源引脚和电路板上的电源线之间建立良好的连接；这应包括为每个电源引脚使用一个或多个过孔。
良好的去耦对于降低AD7656-1/AD7657-1/AD7658-1的电源阻抗和减小电源尖峰的大小也很重要。将去耦电容器放在靠近（理想情况下是正对着）这些引脚及其相应接地引脚的位置。此外，将低ESR 1μF电容器放置在每个电源引脚上，即REFIN/REFOUT引脚，以及每个REFCAPx管脚。避免在管脚之间共享这些电容器，并使用过孔将电容器连接到电源和接地平面。此外，在每个通孔和电容器垫之间使用宽而短的记录道，或将通孔放置在电容器垫附近，以最小化寄生电感。AD7656-1/AD7657-1/AD7658-1为用户提供了一个简化的去耦解决方案，其引脚和软件与AD7656/AD7657/AD7658兼容。图28概述了AD7656-1/AD7657-1/AD7658-1所需的建议减少解耦。
电源配置
正如在绝对最大额定值部分中所概述的，模拟输入不应被应用到AD7656-1／AD765 71/1/AD765 8-1，直到AD7656-1／AD765 71/1/AD768-1电源已经应用到器件之后。然而，如果存在系统模拟信号调理电路提供的条件与AD7656-1／AD765 7-1／AD765 8-1的VDD和VSS电源不同，或者如果模拟输入可在AD7656-1／AD765 7-1／AD768-1电源建立之前应用，然后建议使用模拟输入串联电阻和肖特基二极管与VDD和VSS电源串联（见图39）。
如果在应用VDD和VSS之前将AVCC应用于AD7656-1/AD7657-1/AD7658-1，则也应使用此配置。
外形尺寸
