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特征
70兆赫时信噪比=77.6 dBFS，125 MSPS SFDR=70兆赫时88 dBc，125 MSPS；低功率：750兆瓦@125毫秒/秒；1.8V模拟电源操作；1.8V CMOS或LVDS输出电源整数1到8输入时钟分频器；如果采样频率达到300兆赫；-152.8 dBm/Hz小信号输入噪声，输入阻抗200Ω@70 MHz和125 MSPS；可选的片上抖动；可编程内部ADC电压基准；集成ADC采样和保持输入；灵活的模拟输入范围：1伏P至2 V P P；650兆赫带宽的差分模拟输入；ADC时钟占空比稳定器；95分贝信道隔离/串扰；串行端口控制；用户可配置的内置自检（BIST）功能节能断电模式。
应用
通信；分集无线电系统；多模数字接收机（3G）GSM、EDGE、W-CDMA、LTE，CDMA2000、WiMAX、TD-SCDMA；I/Q解调系统；智能天线系统；通用软件无线电；宽带数据应用；超声波设备。
产品亮点
1、片内抖动选项，以提高低功耗模拟输入的SFDR性能。
2、专有差分输入，在高达300兆赫的输入频率下保持良好的信噪比性能。
3、一个1.8V电源和一个可容纳1.8V CMOS或LVDS输出的独立数字输出驱动电源的操作。
4、标准串行端口接口（SPI），支持各种产品特性和功能，如数据格式化（偏移二进制、双工补码或灰色编码）、启用时钟DCS、断电、测试模式和电压参考模式。
5、引脚与AD9268兼容，允许从14位简单地迁移到16位。AD9258还与AD9251、AD9231和AD9204系列产品引脚兼容，可用于低采样率、低功耗应用。
一般说明
AD9258是一个双14位80 MSPS/105 MSPS/125 MSPS模数转换器（ADC）。AD9258设计用于支持需要高性能、低成本、小尺寸和多功能性的通信应用。
双ADC核心采用多级差分流水线结构，集成了输出纠错逻辑。每个ADC具有宽带差分采样和保持模拟输入放大器，支持多种用户可选择的输入范围。集成电压基准简化了设计考虑。提供占空比稳定器以补偿ADC时钟占空比的变化，从而使转换器保持优异的性能。
ADC输出数据可以直接路由到两个外部14位输出端口。这些输出可以设置为1.8V CMOS或LVD。灵活的掉电选项允许大功率节省，当需要时。使用3线SPI兼容串行接口完成设置和控制的编程。
AD9258可在64引线LFCSP中使用，并在工业温度范围-40°C到+85°C之间指定。
开关规格
除非另有说明，AVDD＝1.8 V、DRVDD＝1.8 V、最大采样率、VIN＝1 dBFs差分输入、1 V内部参考和DCS启用。
在绝对最大额定值以上列出的应力可能对设备造成永久性损坏。这仅是一个应力额定值；设备在本规范操作章节所述条件或以上任何其他条件下的功能操作并不意味着。长时间暴露于绝对最大额定值条件可能影响器件可靠性。
热特性
暴露的叶片必须焊接到LFCSP封装的地平面上。将暴露的桨焊接到PCB上增加焊点的可靠性并最大化封装的热性能。
典型的θ是为具有实心接地平面的4层PCB指定的。如表7所示，气流改善了散热，从而降低了θ。此外，与封装直接接触的金属从金属痕迹、通孔、接地和电源平面引出，减小θ。
操作理论
AD9258双核模数转换器（ADC）设计可用于信号的分集接收，其中ADC在同一个载波上工作，但从两个独立的天线工作。ADC也可以用独立的模拟输入操作。用户可以在ADC输入端使用适当的低通或带通滤波，对从dc到200mhz的任意f/2频率段进行采样，ADC性能损失很小。允许对300兆赫模拟输入进行操作，但以增加ADC噪声和失真为代价。
在非分散性应用中，AD9258可以用作基带或直接下变频接收器，其中一个ADC用于I输入数据，另一个用于Q输入数据。提供同步功能以允许在多个设备之间进行同步计时。
AD9258的编程和控制是使用3线SPI兼容串行接口完成的。
ADC架构
AD9258体系结构由一个双前端采样保持电路和一个流水线开关电容ADC组成。在数字校正逻辑中，来自每个级的量化输出被组合成最终的14位结果。流水线架构允许第一个阶段操作新的输入样本，其余阶段操作前面的样本。采样发生在时钟的上升沿。
管道的每一级，不包括最后一级，由一个连接到开关电容数模转换器（DAC）的低分辨率闪存ADC和一个级间残留放大器（MDAC）组成。MDAC放大了重建的DAC输出和flash输入之间的差异，以供下一阶段使用。每个阶段使用一位冗余，以便于对闪存错误进行数字校正。最后一级由一个flash ADC组成。
每个通道的输入级包含一个差分采样电路，该电路可以在差分或单端模式下耦合ac或dc。输出暂存块对齐数据、更正错误并将数据传递到输出缓冲区。输出缓冲器由单独的电源供电，允许数字输出噪声与模拟核心分离。在断电期间，输出缓冲器进入高阻抗状态。
模拟输入注意事项
AD9258的模拟输入是一个差分开关电容电路，该电路在处理差分输入信号时设计为最佳性能。
时钟信号交替地在采样模式和保持模式之间切换输入（参见图64）。当输入切换到采样模式时，信号源必须能够为采样电容器充电并在时钟周期的1/2内稳定下来。
与每个输入串联的小电阻有助于降低驱动源输出级所需的峰值瞬态电流。并联电容器可以放置在输入端，以提供动态充电电流。此无源网络在ADC输入端创建低通滤波器；因此，精确值取决于应用程序。
在中频欠采样应用中，应减少任何并联电容器。与驱动源阻抗结合，并联电容器限制了输入带宽。参考AN-742应用说明，开关电容ADC的频域响应；AN-827
应用说明，将放大器与开关电容ADC接口的谐振方法；以及模拟对话文章，“宽带A/D转换器的变压器耦合前端”，了解有关此主题的更多信息（请参阅）。
为了获得最佳的动态性能，驱动VIN+和VIN-的源阻抗应匹配，并且输入应差分平衡。内部差分参考缓冲器产生正参考电压和负参考电压，定义ADC核心的输入范围。该缓冲器将ADC核心的跨距设置为2×VREF。
输入共模
AD9258的模拟输入没有内部直流偏置。在交流耦合应用中，用户必须在外部提供这种偏压。将设备设置为VCM=0.5×AVDD（或0.9 V）是最佳性能的建议，但设备的功能范围更广，性能合理（见图54）。设计中包括一个车载共模电压基准，可从VCM引脚获得。当模拟输入的共模电压由VCM引脚电压（通常为0.5×AVDD）设置时，可获得最佳性能。VCM引脚必须通过0.1μF电容器与接地分离，如应用信息部分所述。
共模电压伺服
在AD9258的VCM输出和模拟输入之间可能存在电压损失的应用中，可以启用共模电压伺服。当输入端为交流耦合，且VCM输出端和模拟输入端之间的电阻大于100Ω时，会出现明显的电压降，应启用共模电压伺服。将寄存器0x0F中的位0设置为逻辑高电平将启用VCM伺服模式。在该模式下，AD9258在模拟输入端监视共模输入电平，并调整VCM输出电平以将共模输入电压保持在最佳电平。如果两个通道都可以工作，则对通道A进行监控。但是，如果通道A处于断电或待机模式，则通道B的输入将受到监控。
抖动
AD9258具有可选的抖动模式，可以为一个或两个通道选择。抖动是将已知但随机量的白噪声（通常称为抖动）注入到ADC的输入端的行为。抖动可以改善ADC传输函数中各个点的局部线性度。当量化小信号输入时，抖动可以显著改善SFDR，通常当输入电平低于-6dbfs时。
如图65所示，通过抖动DAC添加到ADC输入的抖动被精确地数字减去，以最小化SNR降级。当抖动被启用时，抖动DAC由伪随机数发生器（PN-gen）驱动。在AD9258中，抖动DAC被精确地校准以仅导致SNR和SINAD的非常小的退化。在启用抖动的情况下，典型的SNR和SINAD衰减值分别只有1db和0.8db。
大信号FFT
在大多数情况下，抖动不会改善接近满标度的大信号输入的SFDR，例如使用-1 dBFS输入。对于大信号输入，SFDR通常受到前端采样失真的限制，抖动无法改善。然而，即使对于如此大的信号输入，抖动也可能对某些应用有用，因为它使噪声地板更白。与流水线adc中常见的情况一样，AD9258包含由随机分量不匹配导致的小DNL错误，这些错误会产生使噪声地板部分对部分随机着色的杂音或音调。尽管这些音调通常处于非常低的水平，并且在ADC正在量化大信号输入，抖动将这些音调转换为噪声并产生更白的噪声层。
小信号FFT
对于小信号输入，前端采样电路通常贡献很少的失真，因此，SFDR很可能受到由于随机分量失配而导致的DNL错误引起的音调的限制。因此，对于小信号输入（通常低于-6dbfs），抖动可以通过将这些DNL音调转换为白噪声来显著改善SFDR。
静态线性
抖动还消除了ADC的INL传输函数中尖锐的局部不连续性，并降低了整体峰值峰值INL。
在接收机应用中，利用抖动有助于减少导致小信号增益误差的DNL误差。通常，通过将输入噪声设置为比转换器噪声高5分贝到10分贝来克服此问题。利用转换器内部的抖动来校正DNL误差，可以降低输入噪声要求。
在差分输入配置中驱动AD9258时获得最佳性能。对于基带应用，AD8138、ADA493-2和ADA49 38 -2差分驱动器提供了优异的性能和灵活的ADC接口。
ADA4938-2的输出共模电压很容易用AD9258的VCM管脚设置（见图66），并且驱动器可以配置为Sallen键滤波器拓扑结构，以提供输入信号的频带限制。
对于信噪比是一个关键参数的基带应用，差动变压器耦合是推荐的输入配置。示例如图67所示。为了偏置模拟输入，VCM电压可以连接到变压器二次绕组的中心抽头。
选择变压器时必须考虑信号特性。大多数射频变压器的饱和频率低于几兆赫（MHz）。过大的信号功率也会导致磁芯饱和，从而导致失真。
1、在这种配置中，R1是一个铁氧体磁珠，其值为10Ω@100 MHz。
使用变压器耦合输入的替代方法，第二奈奎斯特区的频率是使用AD8352差动驱动器。示例如图69所示。见AD8352数据表了解更多信息。
电压基准
AD9258内置了稳定、准确的电压基准。可以使用内部参考电压或外部应用的参考电压，通过改变施加到AD9258的参考电压来调整输入范围。ADC的输入范围跟踪参考电压线性变化。以下各节总结了各种参考模式。参考解耦部分描述了参考的PCB布局的最佳实践。
内部参考连接
AD9258中的比较器检测传感管脚处的电位，并将参考配置为四种可能的模式，如表11所示。如果传感器接地，参考放大器开关连接到内部电阻分压器（见图70），将2.0 V p-p满标度输入的VREF设置为1.0 V。在这种模式下，在传感器接地的情况下，还可以通过调整寄存器0x18的位6和位7来通过SPI端口调整满标度。这些位可用于将满标度更改为1.25 V p-p、1.5 V p-p、1.75 V p-p或默认值2.0 V p-p。
将检测管脚连接到VREF管脚，将参考放大器输出切换到检测管脚，完成回路，并为1 V p-p满标度输入提供0.5 V参考输出。
如图71所示，如果电阻分压器从外部连接到芯片，则开关再次设置到感测引脚。这使参考放大器处于具有VREF输出的非垂直模式，定义如下：
ADC的输入范围始终等于内部或外部基准（VREF）引脚电压的两倍。
如果使用AD9258的内部基准驱动多个转换器以改善增益匹配，则必须考虑其他转换器对基准的加载。图72显示了负载对内部参考电压的影响。
外部参照操作
可能需要使用外部基准来提高ADC的增益精度或改善热漂移特性。图73显示了1.0V模式下内部基准的典型漂移特性。
当检测管脚绑定到AVDD时，内部引用被禁用，允许使用外部引用。内部参考缓冲器用等效的6 kΩ负载加载外部参考（见图62）。内部缓冲区为ADC核心生成正负满标度参考。因此，外部参考必须限制在最大为1 V。
时钟输入注意事项
为获得最佳性能，AD9258采样时钟输入（CLK+和CLK-）应使用差分信号计时。信号通常通过变压器或电容器交流耦合到CLK+和CLK-引脚。这些引脚内部偏置（见图74），不需要外部偏置。如果输入浮动，CLK引脚被拉低以防止假时钟。
时钟输入选项
AD9258具有非常灵活的时钟输入结构。时钟输入可以是CMOS、LVDS、LVPECL或正弦波信号。无论所使用的信号类型如何，时钟源抖动都是最受关注的问题，如抖动注意事项一节所述。
图75和图76显示了对AD9258进行时钟计时的两种首选方法（时钟频率高达625 MHz）。低抖动时钟源使用RF巴伦或RF变压器从单端信号转换为差分信号。
对于125兆赫至625兆赫之间的时钟频率，建议使用RF balun配置；对于10兆赫至200兆赫之间的时钟频率，建议使用RF变压器。背靠背肖特基二极管跨变压器/巴伦二次极限时钟偏移到AD9258到大约0.8 V的P - P差分。
该限制有助于防止时钟的大电压波动通过AD9258的其他部分馈送，同时保持对低抖动性能至关重要的信号的快速上升和下降时间。
如果低抖动时钟源不可用，另一种选择是将差分PECL信号与采样时钟输入引脚进行交流耦合，如图77所示。AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD9516/AD9517/AD9518时钟驱动器具有优异的抖动性能。
第三种选择是将差分LVDS信号交流耦合到采样时钟输入引脚，如图78所示。AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD9516/AD9517/AD9518时钟驱动程序提供出色的抖动性能。
在一些应用中，可以接受用单端CMOS信号驱动采样时钟输入。在这种应用中，CLK+引脚应直接从CMOS栅极驱动，CLK-引脚应通过0.1μF电容器旁路接地（见图79）。
输入时钟分频器
AD9258包含一个输入时钟除法器，能够将输入时钟除以1到8之间的整数值。对于1、2或4的分流比，占空比稳定器（DCS）是可选的。对于其他分配比，除以3、5、6、7和8，必须启用占空比稳定器才能正常工作。
AD9258时钟分配器可以使用外部同步输入进行同步。寄存器0x100的位1和位2允许在每个同步信号上或仅在寄存器写入后的第一个同步信号上重新同步时钟分配器。有效的同步会导致时钟分配器重置为其初始状态。此同步功能允许多个部分的时钟分配器对齐，以确保同时进行输入采样。
时钟占空比
典型的高速adc使用两个时钟边缘来产生各种内部定时信号，结果可能对时钟占空比敏感。AD9258要求对时钟占空比有严格的公差，以保持动态性能特性。
AD9258包含一个占空比稳定器（DCS），它对非采样（下降）边缘进行重定时，提供具有50%标称占空比的内部时钟信号。这允许用户在不影响AD9258性能的情况下提供广泛的时钟输入占空比。在启用DCS的情况下，噪声和失真性能在很宽的占空比范围内几乎是平坦的。
输入上升沿的抖动仍然是最重要的问题，并且不容易被内部稳定电路降低。占空比控制回路在名义上不适用于小于20兆赫的时钟频率。在时钟速率可以动态变化的应用程序中，必须考虑与环路相关联的时间常数。在动态时钟频率增加或减少后，需要1.5μs至5μs的等待时间，然后DCS回路重新锁定至输入信号。在回路未被锁定的时间段内，DCS回路被旁路，内部装置定时取决于输入时钟信号的占空比。在这种应用中，可以适当地禁用占空比稳定器。在所有其他应用中，建议DCS电路使AC性能最大化。
抖动注意事项
高速、高分辨率的adc对时钟输入的质量非常敏感。对于接近满标度的输入，在给定输入频率（f）下，由抖动（t）引起的低频信噪比（SNR）的信噪比衰减可以通过：
在方程中，rms孔径抖动表示时钟输入抖动规范。如果欠采样应用对抖动特别敏感，如图80所示。图80中的测量曲线是用一个大约65 fs的抖动的ADC时钟源进行的，它与AD9258中固有的抖动的70 fs相结合，产生了所示的结果。
在孔径抖动可能影响AD9258的动态范围的情况下，时钟输入应被视为模拟信号。时钟驱动器的电源应与ADC输出驱动器电源分开，以避免用数字噪声调制时钟信号。低抖动，晶体控制振荡器是最好的时钟源。如果时钟是从其他类型的源（通过选通、除法或其他方法）生成的，则应在最后一步由原始时钟重定时。
有关ADC抖动性能的更多信息，请参阅AN-501应用说明和AN-756应用说明（请访问）。
通道/芯片同步
AD9258具有同步输入，为用户提供同步时钟分频器的灵活同步选项。时钟分配器同步特性对于保证多个adc之间的同步采样时钟非常有用。输入时钟分配器可以在同步信号的一次出现或每次出现时同步。
同步输入在内部与样本时钟同步；但是，为了确保多个部分之间不存在定时不确定性，同步输入信号应在外部与输入时钟信号同步，满足表5所示的设置和保持时间。同步输入应使用单端CMOS型信号驱动。
功耗和待机模式
如图81所示，AD9258所消耗的功率随其采样率而变化。在CMOS输出模式下，数字功耗主要取决于数字驱动器的强度和每个输出位上的负载。
最大DRVDD电流（IDRVDD）可以计算为：IDRVDD = VDRVDD × CLOAD × fCLK × N，其中N是输出比特数（在AD9258的情况下，28加上两个DCO输出）。
当每一个输出位在每一个时钟周期上切换时，即在F／2的奈奎斯特频率下的一个满量程方波时，就会出现这种最大电流。在实际应用中，DRVDD电流是由平均输出位数的开关量确定的，该开关量由采样率和模拟输入信号的特性决定。
减少输出驱动器的电容负载可降低数字功耗。图81中的数据是在LVDS输出模式下获取的，使用的操作条件与典型性能特性部分中使用的操作条件相同。
通过断言PDWN（通过SPI端口或通过断言PDWN pin高），AD9258处于断电模式。在这种状态下，ADC通常耗散2.5mw。断电时，输出驱动器处于高阻抗状态。断言PDWN引脚低将使AD9258返回其正常工作模式。
关机模式下的低功耗是通过关闭参考、参考缓冲区、偏置网络和时钟来实现的。内部电容器在进入断电模式时放电，然后在恢复正常工作时必须重新充电。
使用SPI端口接口时，用户可以将ADC置于断电模式或待机模式。待机模式允许用户在需要更快唤醒时间时保持内部参考电路通电。
数字输出
AD9258输出驱动器可以配置为与1.8V CMOS逻辑系列接口。AD9258也可以配置为LVDS输出（标准ANSI或减少输出摆动模式），使用1.8V的DRVDD电源电压。
在CMOS输出模式中，输出驱动器的大小可以提供足够的输出电流来驱动各种逻辑族。然而，大的驱动电流往往会导致电源上的电流故障，从而影响转换器的性能。需要ADC驱动大电容负载或大扇形输出的应用可能需要外部缓冲器或锁存器。
默认输出模式是CMOS，每个通道输出在单独的总线上，如图2所示。也可以通过SPI端口为交织CMOS配置输出。在交错CMOS模式下，两个通道的数据通过通道A输出位输出，通道B输出置于高阻抗模式。交错CMOS输出模式的时序图如图3所示。
当在外部引脚模式下操作时，通过设置SCLK/DFS引脚，可以为偏移二进制或双倍补码选择输出数据格式。
如AN-877应用说明中所述，通过SPI接口到高速adc，当使用SPI控制时，可以选择偏移二进制、双倍补码或灰色代码的数据格式。
数字输出启用功能（OEB）
AD9258具有灵活的三态数字输出引脚的能力。使用OEB管脚或通过SPI启用三态模式。如果OEB引脚低，则会启用输出数据驱动程序和dco。如果OEB引脚高，则输出数据驱动器和dco处于高阻抗状态。此OEB功能不用于快速访问数据总线。注意，OEB是指数字输出驱动电源（DRVDD），不应超过该电源电压。
当使用SPI时，每个信道的数据输出和DCO可以通过使用寄存器0x14中的输出使能条位（位4）独立地被三个声明。
时机
AD9258提供具有12个时钟周期的管道延迟的锁存数据。数据输出在时钟信号上升沿后的一个传播延迟（t）可用。
输出数据线的长度和负载应最小化，以减少AD9258内的瞬变。这些瞬态会降低变换器的动态性能。
AD9258的最低典型转换速率为10毫秒/秒。当时钟速率低于10毫秒/秒时，动态性能会降低。
数据时钟输出（DCO）
AD9258提供两个数据时钟输出（DCO）信号，用于捕获外部寄存器中的数据。在CMOS输出模式下，数据输出在DCO的上升沿上有效，除非DCO时钟极性已通过SPI改变。在LVDS输出模式下，DCO和数据输出交换边紧密对齐。可以使用SPI寄存器0x17向DCO输出添加额外的延迟，以增加数据设置时间。在这种情况下，通道A输出数据在DCO的上升沿上有效，通道B输出数据在DCO的下降沿上有效。有关输出模式的图形计时说明，请参见图2、图3和图4。
内建自测试（BIST）和输出测试
AD9258包括内置测试功能，旨在验证每个通道的完整性，并促进板级调试。包括一个BIST（内置自测试）功能，用于验证AD9258的数字数据路径的完整性。还提供了各种输出测试选项，以便在AD9258的输出上放置可预测的值。
内置自检（BIST）
BIST是对所选AD9258信号路径的数字部分的彻底测试。启用时，测试从内部伪随机噪声（PN）源通过从ADC块输出开始的数字数据路径运行。BIST序列运行512个周期并停止。通道A或通道B的BIST签名值放在寄存器0x24和寄存器0x25中。如果选择一个通道，其BIST签名将写入两个寄存器。如果选择了两个通道，则通道A的结果将放入BIST签名寄存器中。
在测试过程中，输出没有断开，因此可以在运行时观察到PN序列。PN序列可以根据寄存器0x0E第2位中编程的值从其最后的值继续或从开始复位。BIST签名结果因信道配置而异。
输出测试模式
输出测试选项如表17所示。当输出测试模式被启用时，ADC的模拟部分与数字后端块断开连接，测试模式通过输出格式化块运行。有些测试模式受输出格式的约束，有些则不受输出格式的约束。如果使用PN重置位通过设置寄存器0x0D的位4或位5将生成器保持在重置模式，则可以强制PN序列测试的种子值。这些测试可以在有或无模拟信号（如果存在，则忽略模拟信号）的情况下执行，但它们确实需要编码时钟。有关更多信息，请参阅AN-877应用说明，通过SPI连接到高速ADC。
串行端口接口（SPI）
AD9258串行端口接口（SPI）允许用户通过ADC内提供的结构化寄存器空间为特定功能或操作配置转换器。SPI为用户提供了附加的灵活性和定制，这取决于应用程序。地址通过串行端口访问，可以通过端口写入或读取。内存被组织成字节，可以进一步划分为字段，这些字段记录在内存映射部分。有关详细的操作信息，请参阅AN-877应用说明，通过SPI连接到高速ADC。
使用SPI的配置
三个管脚定义此ADC的SPI:SCLK/DFS管脚
SDIO/DCS引脚和CSB引脚。SCLK/DFS（串行时钟）用于同步ADC的读写数据。SDIO/DCS（串行数据输入/输出）是一个双用途管脚，允许数据发送到内部ADC存储器映射寄存器并从中读取。CSB（chip select bar）是一个激活的低控制，可以启用或禁用读写周期。
CSB的下降沿与SCLK的上升沿共同决定了帧的开始。序列定时及其定义的示例可以在图84和表5中找到。
其他涉及CSB的模式也可用。当CSB无限期地保持在低位时（这将永久启用设备），这称为流式传输。CSB可以在字节之间高挂起，以允许额外的外部计时。当CSB连接到高电平时，SPI功能被置于高阻抗模式。此模式开启任何SPI管脚辅助功能。在指令阶段，发送16位指令。数据遵循指令阶段，其长度由W0和W1位确定。
数据输入/输出（SDIO）引脚，用于在串行帧中的适当点将输入方向更改为输出方向。
所有数据都由8位字组成。数据可以以MSBfirst模式或LSB first模式发送。MSB first是开机时的默认值，可以通过SPI端口配置寄存器进行更改。有关此功能和其他功能的更多信息，请参阅AN-877应用说明，通过SPI连接到高速ADC。
除了字长之外，指令阶段还确定串行帧是读操作还是写操作，从而允许串行端口用于对芯片进行编程和读取片上存储器的内容。多字节串行数据传输帧中第一个字节的第一位指示是发出读取命令还是写入命令。
硬件接口
表14中描述的管脚包括用户编程设备和AD9258的串行端口之间的物理接口。使用SPI时，SCLK引脚和CSB引脚用作输入。SDIO管脚是双向的，在写入阶段作为输入，在回读期间作为输出。
SPI足够灵活，可由FPGAs或微控制器控制。在AN-812应用说明（基于微控制器的串行端口接口（SPI）引导电路）中详细描述了SPI配置的一种方法。
SPI端口不应在需要转换器完全动态性能的期间处于活动状态。由于SCLK信号、CSB信号和SDIO信号通常与ADC时钟异步，这些信号的噪声会降低转换器的性能。如果车载SPI总线用于其他设备，则可能需要在该总线和AD9258之间提供缓冲区，以防止这些信号在关键采样期间在转换器输入处转换。
当不使用SPI时，有些管脚具有双重功能。当在设备通电期间将插脚绑在AVDD或接地上时，它们与特定功能相关。数字输出部分描述AD9258支持的可捆绑功能。
不带SPI的配置
在不与SPI控制寄存器接口的应用中，SDIO/DCS管脚、SCLK/DFS管脚、OEB管脚和PDWN管脚用作独立的CMOS兼容控制管脚。当设备通电时，假设用户打算将管脚用作占空比稳定器、输出数据格式、输出启用和断电特性控制的静态控制线。在此模式下，CSB芯片选择条应连接到AVDD，AVDD将禁用串行端口接口。
当设备处于SPI模式时，PDWN和OEB引脚保持激活状态。对于输出启用和断电的SPI控制，OEB和PDWN管脚应设置为其默认状态。
SPI可访问功能
表16简要描述了通过SPI可以访问的一般特性。这些特性在AN-877应用说明中详细描述，通过SPI与高速adc接口。AD9258特定于部件的特性在表17（外部存储器映射寄存器表）下详细描述。
内存映射
读取内存映射寄存器表
内存映射寄存器表中的每一行有八个位位置。内存映射大致分为四个部分：芯片配置寄存器（地址0x00到地址0x02）；通道索引和传输寄存器（地址0x05和地址0xFF）；ADC功能寄存器，包括设置、控制和测试（地址0x08到地址0x30）；数字特性控制寄存器（地址0x100）。
内存映射寄存器表（见表17）列出所示每个十六进制地址的默认十六进制值。标题位为7（MSB）的列是给定的默认十六进制值的开头。例如，地址0x18（VREF选择寄存器）的十六进制默认值为0xC0。这意味着位7=1，位6=1，其余位为0。此设置是默认的参考选择设置。默认值使用2.0 V p-p引用。有关此功能和其他功能的更多信息，请参阅AN-877应用说明，通过SPI连接到高速ADC。本应用说明详细说明了由寄存器0x00控制到寄存器0xFF的功能。剩余的寄存器0x100记录在内存映射寄存器表部分。
开放位置
此设备当前不支持表17中未包含的所有地址和位位置。有效地址位置的未使用位应使用0写入。仅当地址位置的一部分打开时（例如，地址0x18）才需要写入这些位置。如果整个地址位置处于打开状态（例如，地址0x13），则不应写入此地址位置。
默认值
AD9258复位后，用默认值加载关键寄存器。寄存器的默认值在内存映射寄存器表17中给出。
逻辑电平
逻辑级术语解释如下：
（1）、“Bit is set”与“Bit is set to Logic 1”同义，或“正在为位编写逻辑1。”
（2）、“Clear a bit”与“bit is set to Logic 0”同义，或“正在为位写入逻辑0。”
转移寄存器映射
地址0x08到地址0x18和地址0x30被隐藏。写入这些地址不会影响部分操作，直到通过将0x01写入地址0xFF并设置传输位发出传输命令。这允许在设置传输位时在内部和同时更新这些寄存器。内部更新在设置传输位和位自动清除时发生。
通道专用寄存器
某些通道设置功能（如信号监视器阈值）可以针对每个通道进行不同的编程。在这些情况下，通道地址位置在每个通道的内部重复。这些寄存器和位在表17中被指定为本地。通过在寄存器0x05中设置适当的通道A或通道B位，可以访问这些本地寄存器和位。如果两个位都已设置，则后续写入会影响两个通道的寄存器。在读取周期中，只有通道a或通道B应设置为读取两个寄存器中的一个。如果在SPI读取周期期间设置了两个位，则该部分返回信道A的值。表17中指定为全局的寄存器和位影响整个部分或信道特性，信道之间不允许独立设置。寄存器0x05中的设置不影响全局寄存器和位。
内存映射寄存器描述
有关寄存器0x00控制到寄存器0xFF的功能的更多信息，请参阅AN-877应用说明，通过SPI连接到高速ADC。
同步控制（寄存器0x100）
位2时钟除法器，仅限下次同步
如果主同步启用位（地址0x100，位0）和时钟分配器同步启用位（地址0x100，位1）高，则位2允许时钟分配器同步到它接收的第一个同步脉冲，并忽略其余脉冲。时钟分配器同步启用位（地址0x100，位1）在同步后重置。
位1时钟分配器同步启用
位1将同步脉冲选通至时钟分配器。当位1为高，位0为高时，同步信号启用。这是连续同步模式。
位0主同步启用
位0必须高才能启用任何同步功能。如果不使用同步功能，则该位应保持低位以节省电源。
应用程序信息
设计指南
在开始将AD9258作为一个系统进行设计和布局之前，建议设计者熟悉这些指南，其中讨论了某些管脚所需的特殊电路连接和布局要求。
电源和接地建议
将电源连接到AD9258时，建议使用两个单独的1.8 V电源。使用一个模拟电源（AVDD）；使用单独的数字输出电源（DRVDD）。对于AVDD和DRVDD，应使用几个不同的去耦电容器来覆盖高频和低频。将这些电容器放在靠近PCB层入口点和零件引脚的位置，并尽量减少记录道长度。
当使用
公元9258年。通过适当的去耦和PCB模拟、数字和时钟部分的智能分区，可以轻松实现最佳性能。
LVDS操作
AD9258在通电时默认为CMOS输出模式。如果需要LVDS操作，则必须在通电后使用SPI配置寄存器对该模式进行编程。当AD9258在CMOS模式下通电，输出端带有LVDS终端电阻（100Ω）时，DRVDD电流可能会高于典型值，直到零件置于LVDS模式。这个额外的DRVDD电流不会对AD9258造成损坏，但是当考虑到该部件的最大DRVDD电流时，应该考虑到它。
为了避免这种额外的DRVDD电流，AD9258输出可以在通电时禁用，方法是将OEB引脚设为高。通过SPI端口将部件置于LVDS模式后，可以将OEB引脚调低以启用输出。
暴露桨叶热段塞建议
为了达到最佳的电性能和热性能，ADC底部的外露叶片必须连接到模拟接地（AGND）上。印刷电路板上的一个连续的、暴露的（无焊接掩模）铜平面应与AD9258暴露的叶片（引脚0）相匹配。
铜平面应该有几个通孔，以实现最低可能的电阻热路径，以便散热通过PCB底部。这些通孔应填充或塞住，以防止焊料通过通孔，从而影响连接。
为了最大化ADC和PCB之间的覆盖和粘合，应将丝网覆盖以将PCB上的连续平面分割成几个均匀的部分。在回流过程中，这在ADC和PCB之间提供了几个连接点。使用一个没有分区的连续平面可以保证ADC和PCB之间只有一个连接点。有关芯片级封装的封装和PCB布局的详细信息，请参阅AN-772应用说明，引线框架芯片级封装（LFCSP）的设计和制造指南，网址：。
VCM
应使用0.1μF电容器将VCM引脚与接地分离，如图67所示。
RBIAS
AD9258要求在RBIAS引脚和接地之间放置一个10 kΩ电阻。该电阻器设置ADC磁芯的主电流基准，且应具有至少1%的公差。
参考解耦
VREF管脚应与低ESR、1.0μF电容器和低ESR、0.1μF陶瓷电容器并联进行外部去耦接地。
SPI端口
SPI端口不应在需要转换器完全动态性能的期间处于活动状态。由于SCLK、CSB和SDIO信号通常与ADC时钟异步，这些信号的噪声会降低转换器性能。如果车载SPI总线用于其他设备，则可能需要在该总线和AD9258之间提供缓冲区，以防止这些信号在关键采样期间在转换器输入处转换。
外形尺寸
