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特征
规定VDD为2.7 V至5.25 V；AD7470为1.75 MSPS（10位）；AD7472的1.5 MSPS（12位）；低功率；AD7470:3.34兆瓦，1.5毫希/秒，3伏电源；7.97兆瓦，1.75毫希/秒，5伏电源；AD7472:3.54兆瓦，1.2毫希/秒，带3伏电源；8.7兆瓦，1.5毫希/秒，5伏电源；宽输入带宽；输入频率为500 kHz时的70 dB典型信噪比；灵活的功率/吞吐率管理；无管道延迟；高速并行接口；睡眠模式：50毫安；24铅SOIC和TSSOP封装。
一般说明
AD7470/AD7472是10位/ 12位高速、低功耗、逐次逼近ADCs。这些部件从一个2.7伏到5.25伏的电源运行，12位AD7472的吞吐量高达1.5毫秒，10位AD7470的吞吐量高达1.75毫秒。这些部件包含一个低噪声、宽频带的跟踪/保持放大器，可以处理超过1兆赫的输入频率。
转换过程和数据采集使用标准控制输入进行控制，允许轻松连接到微处理器或DSP。输入信号在CONVST的下降沿上采样，此时也开始转换。在转换开始时，忙音变高，在CONVST下降沿（AD7472，时钟频率为26mhz）后变低531.66ns，以指示转换完成。没有与部件相关联的流水线延迟。转换结果通过高速并行接口通过标准CS和RD信号访问。
AD7470/AD7472采用先进的设计技术，在高吞吐率下实现非常低的功耗。在3v电源和1.5msps吞吐率的情况下，AD7470的平均功耗仅为1.1ma。使用5伏电源和1.75毫秒/秒，平均电流消耗通常为1.6毫安。该部分还提供灵活的功率/吞吐率管理。使用3 V电源和500 kSPS吞吐量操作AD7470可将电流消耗降低到713微安。在5 V电源和500 kSPS时，部件消耗944微安。
也可以在自动睡眠模式下操作部件，在该模式下，部件唤醒以进行转换，并在转换结束时自动进入睡眠模式。使用这种方法可以在较低的吞吐量下实现非常低的功耗。在这种模式下，AD7472可以使用3 V电源以100 kSPS的速度工作，平均电流消耗仅为124微安。在5 V电源和100 kSPS的情况下，平均电流消耗为171微安。
该部件的模拟输入范围为0至REF IN。+2.5 V参考电压从外部施加到参考输入引脚。转换率由外部应用的时钟决定。
产品亮点
1、高吞吐量，低功耗。AD7470的吞吐量为1.75 MSPS，AD7472的吞吐量为1.5 MSPS，功耗为4 mW。
2、灵活的功率/吞吐率管理。转换率由外部应用的时钟确定，该时钟允许随着转换率的降低而降低功率。该部件还具有自动休眠模式，以在较低的吞吐率下最大化功率效率。
3、没有管道延迟。该部件具有标准连续逼近ADC，通过采样输入和一次转换控制对采样时刻进行精确控制。
术语积分非线性
这是通过ADC传递函数端点的直线的最大偏差。传递函数的端点是零刻度、第一个代码转换下面的1/2 LSB点和最后一个代码转换上面的1/2 LSB点。
微分非线性
这是ADC中任意两个相邻代码之间的测量值和理想1 LSB变化之间的差值。
偏移误差
这是第一个代码转换（00）的偏差。. . 000）至（00。. . 001）从理想状态，即AGND+1 LSB。
增益误差
最后一次转换应发生在低于标称满标度的模拟值1 1/2 LSB处。第一个转换是高于刻度低端的1/2 LSB（AD7470/AD7472的情况下为零）。增益误差是第一个和最后一个代码转换之间的实际差与第一个和最后一个代码转换之间的理想差的偏差，偏移误差被消除。
跟踪/保持采集时间
转换结束后，跟踪/保持放大器返回到跟踪模式。跟踪/保持捕获时间是在转换结束后，跟踪/保持放大器的输出达到其最终值（在±1 LSB范围内）所需的时间。
信噪比
这是在A/D转换器输出端测得的信噪比（噪声+失真）。信号是基波的均方根振幅。噪声是所有非基本信号的总和，最多为采样频率（fS/2）的一半，不包括直流电。该比率取决于数字化过程中量化级别的数目；级别越多，量化噪声越小。具有正弦波输入的理想N位转换器的理论信噪比（噪声+失真）由下式给出：
因此，对于12位转换器，这是74分贝，对于10位转换器，这是62分贝。
总谐波失真
总谐波失真（THD）是谐波的均方根和与基波的比值。对于AD7470/AD7472，定义如下：
其中V1是基波的均方根振幅，V2、V3、V4、V5和V6是第二次谐波至第六次谐波的均方根振幅。
峰值谐波或杂散噪声
峰值谐波或杂散噪声被定义为ADC输出频谱中下一个最大分量（最高fS/2，不包括dc）的均方根值与基波的均方根值之比。通常，本规范的值由频谱中最大的谐波确定，但对于谐波埋在噪声层中的adc，它将是噪声峰值。
互调失真
当输入由两个频率fa和fb的正弦波组成时，任何具有非线性的有源器件都会在mfa±nfb的和频和差频产生畸变产物，其中m，n=0，1，2，3等。互调畸变项是指m和n都不等于零的项。例如，二阶术语包括（fa+fb）和（fa-fb），三阶术语包括（2fa+fb），（2fa-fb），（fa+2fb）和（fa-2fb）。
AD7470/AD7472使用CCIF标准进行测试，其中使用接近输入带宽顶端的两个输入频率。在这种情况下，二阶项通常在频率上与原始正弦波相距较远，而三阶项通常在接近输入频率的频率上。因此，二阶和三阶术语是分开指定的。互调失真的计算是根据THD规范进行的，其中是单个失真产品的均方根和与以dBs表示的基本原理之和的均方根振幅之比。
孔径延迟
在采样/保持中，保持命令后开关完全打开所需的时间是光圈延迟。实际上，样本被这个间隔延迟了，为了精确计时，hold命令必须提前这个量。
孔径抖动
孔径抖动是孔径延迟的变化范围。换言之，这是关于何时取样的不确定性。抖动是噪声调制保持命令相位的结果。该规范建立了一个给定的分辨率的最大定时频率，因此最大采样频率。该误差将随着输入dV/dt的增加而增加。
电路描述转换器操作
AD770/AD772是基于电容DAC的10位/ 12位逐次逼近模数转换器。AD7470/AD7472可以将0 V范围内的模拟输入信号转换为VREF。图2显示了一个非常简单的ADC示意图。控制逻辑、合成孔径雷达（SAR）和电容式数模转换器（DAC）用于从采样电容器中加上和减去固定量的电荷，以使比较器恢复平衡状态。
图3显示了采集阶段的ADC。SW2闭合，SW1处于位置A。比较器保持在平衡状态，采样电容器在车辆识别号上获取信号。
图4显示了转换期间的ADC。当转换开始时，SW2将打开，SW1将移动到位置B，导致比较器变得不平衡。ADC然后通过其逐次逼近例程并使比较器回到平衡状态。当比较器重新平衡时，转换结果在SAR寄存器中可用。
典型接线图
图5显示了AD7470/AD7472的典型连接图。转换由CONVST上的下降沿启动。一旦CONVST变低，BUSY信号变高，在转换结束时，BUSY的下降沿用于激活中断服务例程。然后，CS和RD线并行激活以读取10或12个数据位。建议参考电压为2.5 V，提供0 V至2.5 V的模拟输入范围，使AD7470/AD7472成为单极a/D。建议在通电后执行虚拟转换，因为第一个转换结果可能不正确。这也确保零件处于正确的操作模式。当通电时，CONVST引脚不应浮动，因为CONVST的上升沿可能不会唤醒部件。
在图5中，VDRIVE引脚与DVDD相连，这导致逻辑输出电压值为0V或DVDD。应用于VDRIVE的电压控制输出逻辑信号的电压值。例如，如果DVDD由5v电源供电，VDRIVE由3v电源供电，则逻辑输出电压电平为0v或3v。此功能允许AD7470/AD7472与3v部件接口，同时仍允许a/D在5v电源下处理信号。
ADC传输函数
AD7470/AD7472的输出编码是直接二进制的。设计的代码转换发生在连续的整数LSB值（即1 LSB、2 LSB等）处。对于AD7472，LSB大小为=（REF IN）/4096，对于AD7470，LSB大小为（REF IN）/1024。AD7472的理想传输特性如图6所示。
交流采集时间
在交流应用中，建议始终缓冲模拟输入信号。驱动电路的源阻抗必须尽可能低，以使ADC的采集时间最小化。的车辆识别号针脚处的阻抗值较大ADC将导致THD在高输入频率下降低。
参考输入
以下参考资料最适合与AD7470/AD7472一起使用。
ADR291
AD780
AD192
为了获得最佳性能，建议使用2.5 V参考电压。该部件可以在高达3V和低至2V的参考电压下工作，但性能会下降。
直流采集时间
ADC在转换结束时开始一个新的采集阶段，并在CONVST信号的下降沿结束它。在转换结束时，存在与采样电路相关联的稳定时间。这种稳定时间持续约135纳秒。VIN上的模拟信号也在该稳定时间内获得，因此，所需的最小捕获时间约为135纳秒。
图8显示了ADC处于采集阶段时采样电容器的等效充电电路。R3表示缓冲放大器或电阻网络的源阻抗，R1表示内部开关电阻，R2表示带宽控制，C1表示采样电容。C2为背板电容和开关寄生电容。
在采集阶段，采样电容器必须充电至其最终值的1lsb以内。
模拟输入
图9显示了AD7470/AD7472模拟输入结构的等效电路。两个二极管D1和D2为模拟输入提供ESD保护。电容器C3通常约为4pf，可主要归因于pin电容。电阻器R1是一个内部开关电阻。该电阻通常约为125Ω。电容器C1是采样电容器，而R2用于带宽控制。
时钟源
AD7470的最大CLK规格为30 MHz，而AD7472的最大CLK规格为26 MHz。这些频率不是现成的标准振荡器频率。许多制造商生产的振荡器模块接近这些频率；一个典型的是25.175兆赫的IQD有限公司。AEL晶体有限公司生产各种封装的25兆赫振荡器模块。晶体振荡器制造商将生产26兆赫和30兆赫振荡器订购。当然，任何时钟源都可以使用，不仅仅是晶体振荡器。
并行接口
AD7470和AD7472的并行接口分别宽10位和12位。当CS和RD都处于逻辑低电平时，输出数据缓冲器被激活。此时，数据寄存器的内容被放在数据总线上。图10显示了并行端口的时序图。
图11显示了当CS而RD则永远处于低位。在这个设置中，一旦占线从高到低，转换过程就完成了。在BUSY下降边缘之前，输出总线上的数据是可用的。
必须指出的是，当A/D正在进行转换时，数据总线不能改变状态，因为这将对正在进行的转换产生不利影响。当RD或CS线路变高时，数据输出线路将再次变为三种状态。因此，可以将CS永久地固定在低位，留下RD线来控制转换结果访问。请参考VDRIVE部分了解输出电压水平。
工作模式
AD7470和AD7472具有两种可能的工作模式，这取决于转换结束时CONVST脉冲的状态，即模式1和模式2。时钟插针上有一个连续的时钟。
模式1（高速采样）
在这种操作模式下，CONVST脉冲在转换结束前（即在忙碌变低之前）被调高（见图10）。如果CONVST pin在BUSY为high时从high变为low，则会重新启动转换。在这种模式下工作时，在繁忙状态变低135 ns后才应启动新的转换。该采集时间允许跟踪/保持电路准确地采集输入信号。如前所述，在转换期间不应进行读取。此模式有助于AD7470最快的吞吐量时间/公元7472年。
模式2（睡眠模式）
图13显示了模式2操作中的AD7470/AD7472，其中ADC在转换后进入休眠模式。CONVST行被调低以启动转换，并一直保持低直到转换结束。如果CONVST在BUSY为high时再次变高和变低，则会重新启动转换。一旦占线从高到低，CONVST线将检查其状态，如果低，则部件进入睡眠模式。设备在CONVST信号上升沿再次唤醒。在忙线变高以指示转换开始之前，CONVST上升沿之后通常有1微秒的唤醒时间。只有当CONVST变低时，BUSY才会变高。在该唤醒时间内，CONVST线可以从高到低，但在1微秒唤醒时间之后，转换仍然不会启动。通过仅唤醒AD7470和AD7472以执行转换，可以在这种操作模式下获得优异的功率性能。
突发模式
AD7470/AD7472上的突发模式是模式1和模式2的一个子部分，时钟是不连续的。图12显示了ADC如何在模式2的突发模式下工作。时钟只需在转换期间打开，AD7470至少需要12个时钟周期，AD7472至少需要14个时钟周期。由于时钟在非转换间隔期间关闭，因此节省了系统电源。繁忙信号可用于脉冲选通CLK。在忙后上升沿的第一个CLK变高之前，ADC不会开始转换过程。时钟需要在距离CONVST活动边缘不到两个时钟周期的地方开始，否则INL会变差；例如，如果时钟频率为28mhz，则时钟必须在CONVST变低的71.4ns内开始。在图12中，转换完成后，A-D转换器部分将进入休眠模式，在CONVST的上升沿再次唤醒；用户必须注意唤醒时间，因为这将降低ADC的采样率。
V驱动
VDRIVE引脚用作输出驱动器的电压源，是AVDD和DVDD的独立电源。为输出驱动器使用单独的电源的目的是，用户可以改变从VDD电源到AD7470/AD7472的输出高压VOH。例如，如果AVDD和DVDD使用的是5v电源，则VDRIVE引脚可以由3v电源供电。ADC在5v下的动态性能比在3v下好，因此在5v下操作部件，虽然仍能与3v部件连接，但将AD7470/AD7472推到高性能10位/12位A/Ds的顶部支架上。当然，ADC可以将其VDRIVE和DVDD管脚连接在一起，并由3v或5v电源供电。
所有输出均由VDRIVE供电。这些都是数据输出管脚和忙管脚。CONVST、CS、RD和CLK输入信号与DVDD电压有关。
通电
建议用户在通电后执行虚拟转换，因为第一个转换结果可能不正确。这也确保零件处于正确的操作模式。建议的通电顺序如下：
1 >GND 4>数字输入
2 >VDD 5>参考输入
3 >VDRIVE 6>车辆识别号
功率与吞吐量
AD7470和AD7472的两种工作模式将产生不同的功率和吞吐量性能，模式1和模式2；有关这些模式的详细说明，请参阅数据表的工作模式部分。模式2是部件的休眠模式，它实现了最佳的电源性能。
模式1
图14显示了模式1中的AD7472转换序列使用500 kSPS的吞吐量和26 MHz的时钟频率。在5 V电源下，转换时部件的电流消耗为2毫安，静态电流为650微安。531.66 ns的转换时间通过以下方式为总功耗贡献2.658 mW：
循环剩余1.468微秒消耗的总功率的贡献为2.38mw。
因此，在每个循环中消耗的功率为：
模式2
图15显示了模式2中的AD7472转换序列使用500 kSPS的吞吐量和26 MHz的时钟频率。在5 V电源下，转换时部件的电流消耗为2毫安，而睡眠电流最大为1微安。在此断电过程中消耗的功率可忽略不计，因此不值得在总功率图中考虑。在唤醒阶段，AD7472将消耗650微安。总功耗为：
图16和图17显示了AD7472在（a）模式1@5V和3V以及模式2@5V和3V下的功率与吞吐量的典型图形表示。
接地及布置
模拟和数字电源是独立的，分开固定，以尽量减少装置内模拟和数字部分之间的耦合。为了补充AD7470/AD7472出色的噪声性能，必须注意PCB布局。图25显示了AD7470/AD7472的推荐连接图。
所有AD7470/AD7472接地引脚应直接焊接到接地平面上，以最小化串联电感。AVDD、DVDD和VDRIVE引脚应与模拟和数字接地平面分离。大值电容器将低频噪声与模拟地面解耦，小值电容器将高频噪声与数字地面解耦。所有数字电路的电源引脚应与数字接地平面断开。使用地平面可以将敏感的模拟元件从噪声数字系统中分离出来。两个接地平面应只在一个地方连接，不应重叠，以尽量减少它们之间的电容耦合。如果AD7470/AD7472处于一个系统中，多个设备需要AGND到DGND连接，则连接仍应仅在一个点进行，即星形接地点，该接地点应尽可能靠近AD7470/AD7472。
在印刷电路板布局中应用一些简单的规则，可以将噪声降到最低：模拟信号应远离数字信号；时钟等快速开关信号应使用数字接地屏蔽，以避免将噪声辐射到电路板的其他部分，时钟信号不得在模拟输入端附近运行；避免运行数字线路在设备下方，因为这些会将噪声耦合到模具上；AD7470/AD7472的电源线应使用尽可能大的轨迹，以提供低阻抗路径，并减少电源线故障的影响；避免数字和模拟信号交叉，并在电路板的相对侧放置相互成直角的记录道。
如图25所示，使用多个去耦电容器可进一步降低模拟电源线的噪声。去耦电容器应直接放置在印刷电路板的电源入口处，并尽可能靠近AD7470/AD7472的电源引脚。同样的去耦方法也适用于PCB上的其他集成电路，电容引线尽可能短，以使引线电感最小化。
电源
AVDD和DVDD需要单独的电源，但如有必要，DVDD可以与AVDD共享电源连接。正常运行时，数字电源（DVD）不得超过模拟电源（AVDD）0.3 V以上。
AD7470/AD7472与ADSP-2185接口的微处理器接口
图26显示了AD7470/AD7472和ADSP-2185之间的典型接口。ADSP-2185处理器可用于两种存储模式之一：全存储模式和主机模式。模式C引脚决定处理器在哪种模式下工作。图26中的接口设置为使处理器在全内存模式下工作，这允许完全的外部寻址功能。
当AD7470/AD7472完成转换时，占线通过IRQ2引脚请求中断。IRQ2中断必须在中断控制寄存器中设置为边缘敏感。DMS（数据存储器选择）管脚将A/D地址锁存到地址解码器中。读取操作由此开始。
AD7470/AD7472至ADSP-21065接口
图27显示了AD7470/AD7472与ADSP-21065L SHARC®处理器之间的典型接口。此接口是三种DMA握手模式之一的示例。MSX控制行实际上是三个内存选择行。内部
ADDR25–24被解码成MS3-0，然后这些行被断言为芯片选择。DMAR1（DMA请求1）在此设置中用作转换的中断到信号结束。接口的其余部分是标准的握手操作。
AD7470/AD7472至TMS320C25接口图28显示了AD7470/AD7472和TMS320C25之间的接口。CONVST信号可以从TMS320C25或外部源应用。
当转换完成时，线路中断数字信号处理器。TMS320C25没有单独的RD输出来直接驱动AD7470/AD7472 RD输入。这必须由处理器STRB和R/W输出生成，并添加一些粘合逻辑。RD信号与MSC信号一起被选通，以提供正确接口定时的读取周期所需的等待状态。以下指令用于从AD7470/AD7472读取转换：在D，ADC，其中D是数据存储器地址，ADC是AD7470/AD7472地址。转换期间不得尝试读取操作。
AD7470/AD7472至PIC17C4x接口
图29显示了AD7470之间的典型并行接口/AD7472和PIC17C42/43/44。微控制器将A/D视为另一个内存设备，在内存映射图上有自己的特定内存地址。CONVST信号可以由微控制器或外部电源控制。当转换结束时，忙碌信号向微控制器提供中断请求。PIC17C42/43/44上的INT引脚必须配置为在负边缘激活。微控制器的PORTC和PORTD是双向的，用于寻址AD7470/AD7472，也用于读取10位（AD7470）或12位（AD7472）数据。PIC上的OE引脚可用于启用AD7470/AD7472上的输出缓冲器并执行读取操作。
AD7470/AD7472至80C186接口
图30显示了与80C186微处理器接口的AD7470/AD7472。80c186dma控制器提供两个独立的高速DMA通道，在这些通道中，可以在内存和I/O空间之间进行数据传输。（AD7470/AD7472占用其中一个I/O空间。）每个数据传输占用两个总线周期，一个周期用于获取数据，另一个周期用于存储数据。
在AD7470/AD7472完成转换之后，占线生成对信道1的DMA请求（DRQ1）。作为中断的结果，处理器执行DMA读取操作，该操作还重置中断锁存器。必须为DMA信道分配足够的优先级，以确保在完成下一次转换之前为DMA请求提供服务。此配置可用于6 MHz和8 MHz 80C186处理器。
外形尺寸
尺寸单位为英寸和（mm）。
