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特征
1.6GHz差分时钟输入；2个可编程分配器；除以1到32的范围；粗延时调整的相位选择；1.6GHz LVPECL时钟输出；附加输出抖动225 fs rms；800mhz/250mhz LVDS/CMOS时钟输出；附加输出抖动300 fs rms/290 fs rms；延时高达10 ns；设备配置4级逻辑管脚节省空间，32引线LFCSP。
应用
低抖动、低相位噪声时钟分布；时钟高速ADC、DAC、DDSs、DDCs、DUCs、MxFEs高性能无线收发器；高性能仪器；宽带基础设施；ATE。
一般说明
AD9515具有两个输出时钟分配IC，其设计强调低抖动和相位噪声以最大化数据转换器性能。对相位噪声和抖动要求很高的其他应用也从中受益。
有两个独立的时钟输出。一个输出是LVPECL，而另一个输出可以设置为LVDS或CMOS级别。LVPECL输出工作在1.6ghz。另一个输出在LVDS模式下工作到800mhz，在CMOS模式下工作到250mhz。
每个输出都有一个可编程除法器，可以设置为除以1到32之间的一组选定整数。一个时钟输出相对于另一个时钟输出的相位可以通过用作粗略定时调整的分频器相位选择功能来设置。
LVDS/CMOS输出具有一个延迟元件，具有三个可选择的满标度延迟值（1.5ns、5ns和10ns），每一个都有16个微调步骤。
AD9515不需要外部控制器进行操作或设置。该装置通过11个引脚（S0到S10）使用4级逻辑进行编程。编程管脚内部偏置到⅓V。VREF管脚提供⅔V的电平。V（3.3 V）和GND（0 V）提供其他两个逻辑电平。
非常适合用于数据转换器时钟应用，其中最大转换器的性能是通过编码信号与抖动的抖动来实现的。
AD9515采用32引线LFCSP，由单个3.3V电源供电。温度范围为-40°C至+85°C。
术语
相位抖动和相位噪声
一个理想的正弦波可以被认为是具有一个连续的、均匀的相位级数，每个周期的时间从0度到360度。然而，随着时间的推移，实际信号显示出一定程度的变化。这种现象称为相位抖动。虽然有许多原因会导致相位抖动，但其中一个主要原因是随机噪声，其统计特性为高斯（正态）分布。
这种相位抖动会导致正弦波能量在频域内扩散，产生连续的功率谱。这个功率谱通常被报告为一系列的值，其单位为dBc/Hz，频率与正弦波（载波）的给定偏移。该值是包含在1hz带宽内的功率相对于载波频率处的功率的比率（以dB表示）。对于每次测量，也给出了与载波频率的偏移量。
在偏移频率的某个间隔内（例如，10 kHz到10 MHz）集成包含的总功率也是有意义的。这称为在该频率偏移间隔上的集成相位噪声，并且可以容易地与由于该偏移频率间隔内的相位噪声而引起的时间抖动相关。
相位噪声对adc、dac和RF混频器的性能有不利影响。它降低了转换器和混频器的可实现动态范围，尽管它们受到不同方式的影响。
时间抖动
相位噪声是一种频域现象。在时域中，时间抖动也表现出同样的效果。当观测正弦波时，连续过零的时间会发生变化。对于方波，时间抖动被视为边缘相对于其理想（规则）出现时间的位移。在这两种情况下，从理想的时间变化是时间抖动。由于这些变化本质上是随机的，时间抖动以秒均方根（rms）或高斯分布的1西格玛为单位指定。
在DAC或ADC的采样时钟上发生的时间抖动降低了转换器的信噪比和动态范围。具有最低可能抖动的采样时钟提供给定转换器的最高性能。
附加相位噪声
它是由被测设备或子系统引起的相位噪声量。已减去任何外部振荡器或时钟源的相位噪声。这使得当与各种振荡器和时钟源一起使用时，能够预测设备对整个系统相位噪声的影响程度，每一个振荡器和时钟源对总相位噪声都有贡献。在许多情况下，一个元件的相位噪声控制着系统的相位噪声。
附加时间抖动
它是由被测设备或子系统引起的时间抖动量。已减去任何外部振荡器或时钟源的时间抖动。这使得能够预测当与各种振荡器和时钟源一起使用时，设备对总系统时间抖动的影响程度，每种振荡器和时钟源都对总时间抖动做出贡献。在许多情况下，外部振荡器和时钟源的时间抖动控制着系统的时间抖动。
典型性能特征
功能描述
总体
AD9515提供在一个或两个输出上分配其输入时钟的功能。OUT0是一个LVPECL输出。OUT1可以设置为LVDS或CMOS逻辑电平。每个输出都有自己的除法器，可以设置为从1（绕过）到32的整数值列表中选择的除法比。
OUT1包括一个模拟延迟块，可以设置为增加1.5ns、5ns或10ns的额外延迟满标度，每一个都有16级的微调。
CLK，CLKB-差分时钟输入
CLK和CLKB引脚是差分时钟输入引脚。这个输入的频率高达1600兆赫。当转换速率低于1v/ns时，抖动性能下降。输入电平应该介于大约150毫伏的P到不超过2 V的P P。任何更大的结果都可能导致输入管脚上的保护二极管打开。
CLK等效输入电路见图23。这个输入是完全差分和自偏的。信号应使用电容器进行交流耦合。如果必须使用单端输入，则只能通过交流耦合将其调节到差分输入的一侧。输入的另一侧应通过电容器旁路至安静的交流接地。
同步
开机同步
当V电源打开时，会发出上电同步（POS），以确保输出同步启动。只有当V电源在35 ms内将区域从2.2 V转换到3.1 V时，上电同步才会工作。在V跨过2.2 V后，POS最多可在65 ms内出现。只有未除数=1的输出才同步。
同步
如果在操作过程中更改AD9515的设置配置，则输出可能会变得不同步。输出可以随时重新同步。当SYNCB pin被拉低并释放时发生同步。时钟输出（除divide=1外）被强制进入一个固定状态（由divide和phase设置决定），并保持在静态状态，直到SYNCB pin返回高位。在释放SYNCB pin后，在CLK的时钟信号的四个周期后，所有输出继续同步时钟（除divide=1的情况外）。
当一个输出的divide=1时，该输出不受SYNCB的影响。
AD9515的输出可以使用SYNCB管脚同步。同步根据在输出分频器上设置的任何相位偏移，对齐时钟输出的相位。
同步是通过将SYNCB pin拉低至少5 ns来启动的。发出命令时，输入时钟不必出现。同步发生在四个输入时钟周期之后。
同步适用于时钟输出：
（1）、没有关闭的；
（2）、如果除法器不被除法=1（除法器被旁路）。
将除法器设置为divide=1（除法器被旁路）的输出始终与输入时钟同步，并具有传播延迟。
要正常工作，必须拔出SYNCB引脚。不要让SYNCB管脚浮动。
R电阻器套
AD9515的内部偏置电流由R电阻器设置。该电阻应尽可能接近技术规格部分给出的值（R=4.12 kΩ）。这是一个标准的1%电阻值，应该很容易得到。该电阻器设置的偏置电流决定了AD9515内部模块的逻辑电平和工作条件。规范章节中给出的性能图假设该电阻值用于R。
VREF公司
VREF引脚提供的电压电平为⅔V。该电压是设置引脚（S0到S10）使用的四个逻辑电平之一。这些引脚设置AD9515的操作。VREF管脚提供足够的驱动能力，可以在单个零件上驱动尽可能多的安装管脚。VREF引脚不得用于其他用途。
安装程序配置
AD9515的具体操作由应用于设置管脚的逻辑电平（S10到S0）来设置。这些管脚使用四态逻辑。使用的逻辑电平为V和GND，加上⅓V和⅔V。⅓V电平由每个设置引脚（S10到S0）上的内部自偏压提供。这是未连接（NC）的设置引脚所看到的电平。⅔V电平由VREF引脚提供。所有需要⅔V电平的设置引脚必须与VREF引脚连接。
AD9515操作由设置引脚上的逻辑电平组合决定。AD9515的设置配置如表10至表15所示。这四个逻辑级别称为0、⅓、⅔和1。这些数字表示定义逻辑电平的V电压的分数。请参阅表6中的设置管脚阈值。
一些设置引脚的含义取决于其他引脚上设置的逻辑电平。例如，S9/S10管脚对的效果取决于S8的状态。S8选择由S9/S10选择的相位值是否影响OUT0或OUT1。此外，如果选择OUT1来控制其相位，则效果进一步取决于S0的状态。如果S＝0，则绕过OUT1的延迟块，并且S9/S10上的逻辑电平设置OUT1分配器的相位值。然而，如果S0≠0，则由S0上的逻辑电平设置OUT1的满标度延迟，并且S9/S10设置延迟块精细延迟（满标度的分数）。
此外，如果由S2/S3/S4（对于OUT0）或S5/S6/S7（对于OUT1）选择非零相位值，则该相位将覆盖由S9/S10选择的相位值。这允许在OUT0上选择相位延迟，同时在OUT1上选择时间延迟。
S1选择每个输出的逻辑电平。OUT0是LVPECL。LVPECL输出差动电压（V）可从两个级别选择：400 mV或780 mV。OUT1可以设置为LVDS或CMOS级别。外径
通过将S2/S3/S4设置为0/1/0，可以关闭OUT0（断电）。可以通过将S5/S6/S7设置为0/1/0来关闭OUT1。
不要将S2/S3/S4/S5/S6/S7设置为1/1/1/1/1/1。
分频器相位偏移
可以选择OUT0和OUT1的相位偏移。这允许设置OUT0和OUT1的相对相位。
在同步操作之后（参见同步部分），每个分频器的相位偏移字确定在启动时钟输出边缘之前要等待的输入时钟（CLK）周期的数目。通过给每个分频器一个不同的相位偏移，输出输出延迟可以设置为快速时钟周期t的增量。
图29显示了四种情况，每种情况的分隔符设置为divide=4。通过将相位偏移量从0增加到3，输出与初始边的偏移量为t的倍数。
例如：
CLK=491.52兆赫；
t=1/491.52=2.0345ns除以=4：相位偏移0=0ns；
相位偏移1=2.0345 ns；
相位偏移2=4.069 ns；
相位偏移3=6.104 ns；
输出也可以描述为：
相位偏移0=0’
相位偏移1=90’
相位偏移2=180’
相位偏移3=270’
将“相位偏移”设置为“相位=4”将导致与“相位=0°或360°相同的相对相位。
相位偏移的分辨率由CLK处的快时钟周期（t）设置。最大的唯一相位偏移小于分频比，直到15的相位偏移。
通过计算特定分割比的相位步长，相位偏移可以与度数相关：
相位阶跃=360°/除以比；
使用一些相同的例子：
除=4；
相位阶跃=360°/4=90°；
以度为单位的唯一相位偏移为相位=0°、90°、180°、270°。
除以=9；
相位阶跃=360°/9=40°；
唯一的相位偏移度为0°、40°、80°、120°、160°、200°、240°、280°、320°。
延迟块
OUT1包括一个模拟延迟元件，其在通过该输出的时钟信号中给出可变时间延迟（ΔT）。
可以使用的延迟量由输出频率决定。延迟量限制在时钟周期的一半以下。例如，对于一个10 MHz的时钟，延迟可以延伸到最大10纳秒。然而，对于100 MHz时钟，最大延迟小于5 ns（或周期的一半）。
AD9515允许选择3个满标度延迟，1.5 ns、5 ns和10 ns，由延迟满标度设置（见表10）。每一个满标度延迟都可以通过16个微调值进行缩放，微调值由延迟字设置（见表14和表15）。
延迟块会给输出增加一些抖动。这意味着延迟功能应主要用于对数字芯片（如FPGA、ASIC、DUC和DDC）进行计时，而不是为数据转换器提供采样时钟。对于更长的满标度，抖动更高，因为延迟块使用斜坡和跳闸点来创建可变延迟。更长的斜坡意味着更多的噪音有可能被引入。
当延迟块关闭（旁路）时，它也会断电。
输出
AD9515提供三种不同的输出电平选择：
LVPECL、LVDS和CMOS。OUT0/OUT0B提供LVPECL差分输出。LVPECL差动电压摆动（V）可选择为400 mV或790 mV。
OUT1/OUT1B可以选择作为LVDS差分输出或一对CMOS单端输出。如果选择为CMOS，OUT1是一个无反转的单端输出，OUT1B是一个反向的单端输出。
电源
AD9515需要3.3 V±5%的V电源。在电源电压在此范围内的情况下，规格部分中的表格给出了AD9515的预期性能。在任何情况下，绝对值最大值范围为0.3 V至+3.6 V，相对于GND，超过Pin VS.。
电源线和印刷电路板接地平面的布局应遵循良好的工程实践。电源应在具有足够电容（>10μF）的PCB上旁路。应使用足够的电容器（0.1μF）绕过AD9515，使所有电源引脚尽可能靠近零件。AD9515评估板（AD9515/PCB）的布局就是一个很好的例子。
外露金属桨
AD9515封装上的外露金属叶片是一个电气连接，也是一个热增强。要使设备正常工作，拨杆必须正确接地（GND）。
AD9515包装的外露挡板必须焊接下来。AD9515必须通过其暴露的桨叶散热。PCB用作AD9515的散热器。PCB附件必须提供到更大散热区域（例如PCB上的接地平面）的良好热路径。这需要从顶层到地平面的过孔网格（见图34）。AD9515评估板（AD9515/PCB）提供了一个很好的例子，说明零件应如何连接到PCB。
电源管理
在某些情况下，可以通过关闭未使用的功能来将AD9515配置为使用较少的电源。
节电选项包括：
（1）、当设置为divide=1（旁路）时，除法器断电。
（2）、在关闭模式（S0=0）下，可调延迟块on OUT1断电。
（3）、不需要的输出可以断电（见表12和表13）。这也降低了输出的除法器的功率。
应用
AD9515输出用于ADC时钟。
应用
任何高速模数转换器（ADC）对用户提供的采样时钟的质量都非常敏感。ADC可以看作是一个采样混频器，时钟上的任何噪声、失真或定时抖动都与a/D输出处的所需信号相结合。时钟完整性要求随模拟输入频率和分辨率的变化而变化，在≥14位分辨率的更高模拟输入频率应用最为严格。ADC的理论信噪比受到ADC分辨率和采样时钟抖动的限制。考虑到可忽略的步长和量化误差的无限分辨率的理想ADC，可用信噪比近似表示可用的信噪比。
其中f是被数字化的最高模拟频率。
tj是采样时钟上的均方根抖动。
图35显示了所需的采样时钟抖动作为一个函数模拟频率和有效位数（ENOB）。
参见上的应用说明AN-756和AN-501。
许多高性能adc具有差分时钟输入，以简化在噪声PCB上提供所需低抖动时钟的任务。（在有噪声的PCB上分配单端时钟会导致采样时钟上的耦合噪声。差分分布具有固有的共模抑制，可以在噪声环境中提供优越的时钟性能。AD9515具有提供差分时钟输出的LVPECL和LVDS输出，这使时钟解决方案能够最大化转换器SNR性能。选择最佳时钟/转换器解决方案时，应考虑ADC的输入要求（差分或单端、逻辑电平、终端）。
LVPECL时钟分布
AD9515的低电压、正射极耦合逻辑（LVPECL）输出提供从AD9515可用的最低抖动时钟信号。LVPECL输出（因为它们是开放发射极）需要一个直流终端来偏置输出晶体管。图31中的简化等效电路显示了LVPECL输出级。
在大多数应用中，建议使用标准的LVPECL远端终端，如图36所示。电阻网络设计用于匹配传输线阻抗（50Ω）和开关阈值（V−1.3 V）。
LVDS时钟分布
AD9515提供一个时钟输出（OUT2），可以选择CMOS或LVDS电平。低压差分信号（LVDS）是OUT2的差分输出选项。LVDS使用电流模式输出级。电流为3.5毫安，在100Ω电阻上产生350毫伏的输出摆幅。LVDS输出满足或超过所有ANSI/TIA/EIA-644规范。
LVDS输出的推荐终端电路如图38所示。
有关LVD的更多信息，请参见上的应用说明AN-586。
CMOS时钟分布
AD9515提供一个输出（OUT1），可以选择CMOS或LVDS电平。当选择为CMOS时，该输出提供在其时钟输入处需要CMOS级逻辑的驱动装置。
当使用单端CMOS时钟时，应使用以下一些一般准则。
如果可能的话，点对点网络的设计应该使得一个驱动程序在网络上只有一个接收器。这允许简单的终端方案，并尽量减少由于网络上可能的不匹配阻抗引起的振铃。通常需要在电源处串联终端，以提供传输线匹配和/或减少驱动器处的电流瞬变。电阻值取决于电路板设计和时序要求（通常使用10Ω至100Ω）。CMOS的输出也受到电容负载或跟踪长度的限制。通常，建议道长小于3英寸，以保持信号上升/下降时间和信号完整性。
在PCB跟踪的远端终止是第二个选项。如图40所示，AD9515的CMOS输出电流不足以提供低阻抗电阻远端终端的全电压摆动。远端终端网络应与PCB跟踪阻抗匹配，并提供所需的开关点。在某些应用中，减小的信号摆幅仍然可以满足接收机的输入要求。当在不太关键的网络上驱动长跟踪长度时，这非常有用。
由于单端CMOS时钟的局限性，在长记录道上驱动高速信号时应考虑使用差分输出。AD9515提供了LVPECL和LVDS输出，它们更适合于驱动长记录道，其中差分信号固有的抗噪性为时钟转换器提供了优越的性能。
设置引脚（S0到S10）
需要逻辑电平为⅓V（内部自偏压）的设置引脚应连接在一起，并通过电容器旁路接地。
需要逻辑电平为⅔V的设置引脚应与VREF引脚连接在一起，并通过电容器旁路接地。
电源和接地注意事项及电源抑制
许多应用在不太理想的工作条件下寻求高速和性能。在这些应用电路中，PCB的实现和结构与电路设计同等重要。正确的射频技术必须用于设备选择、放置和布线，以及电源旁路和接地，以确保最佳性能。
相位噪声和抖动测量装置
其中：tj_RMS是RMS时间抖动；SNR是信噪比；SND是源噪声密度，单位为nV/√Hz；BW是SND滤波器带宽VA是模拟源电压fA是模拟频率；θ项是量子化误差、热误差和DNL误差。
外形尺寸
