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特征
单个3 V电源操作（2.7 V至3.6 V）；信噪比=70 dBc至65 MSPS时的奈奎斯特；SFDR=85 dBc至Nyquist，65 MSPS；低功率：在65 MSPS时为300 mW；500 MHz带宽差分输入；片上参考和SHA；DNL=0.4 LSB；灵活的模拟输入：1伏P至2 V P P范围；偏移二进制或二进制补码数据格式时钟占空比稳定器。
应用
超声波设备；通信接收机中频采样：IS-95、CDMA One、IMT-2000；电池供电仪表；手持式示波器；低成本数字示波器。
产品描述
AD9235是一系列单片、单3V电源、12位、20/40/65MSPS模数转换器。该系列具有高性能采样保持放大器（SHA）和电压基准。AD9235采用带有输出纠错逻辑的多级差分流水线结构，以20/40/65 MSPS的数据速率提供12位精度，并保证在整个工作温度范围内不会丢失代码。
宽带宽、真正的差分SHA允许各种用户可选择的输入范围和偏移，包括单端应用。它适用于在连续信道中切换满标度电压电平的多路复用系统，以及在远远超过奈奎斯特速率的频率下对单信道输入进行采样。与以前可用的模数转换器相比，AD9235不仅节省了电源和成本，还适用于通信、成像和医学超声领域。
单端时钟输入用于控制所有内部转换周期。占空比稳定器（DCS）可以补偿时钟占空比的大幅度变化，同时保持良好的ADC整体性能。数字输出数据以二进制或二进制补码格式显示。超出范围（OTR）信号表示溢出情况，可与最高有效位一起用于确定低溢出或高溢出。
AD9235采用先进的CMOS工艺制造，可提供28铅薄收缩小外形封装（TSSOP）和32铅芯片级封装（LFCSP），并在工业温度范围（–40°C至+85°C）内进行指定。
产品亮点
1、AD9235由一个3V电源供电，具有一个单独的数字输出驱动电源，可容纳2.5V和3.3V逻辑系列。
2、AD9235以65毫每秒的速度运行，耗电量低至300兆瓦。
3、专利的SHA输入保持良好的性能，输入频率高达100兆赫，可配置为单端或差分操作。
4、AD9235引脚与AD9214-65类似，是一个10位、65 MSPS的ADC。这使得65 MSPS系统的升级路径从10位简化为12位。
5、时钟DCS在整个时钟脉冲宽度范围内保持ADC的整体性能。
6、OTR输出位指示信号何时超出选定的输入范围。
规格定义
模拟带宽（全功率带宽）
模拟输入频率，在该频率下，基频的频谱功率（由FFT分析确定）降低3db。
孔径延迟（tA）
时钟上升沿50%点与模拟输入采样时刻之间的延迟。
孔径抖动（tJ）
孔径延迟的采样-采样变化。
积分非线性（INL）
从负满标度到正满标度绘制的线之间的每一个单独代码的偏差。用作负满标度的点在第一个代码转换之前出现1/2 LSB。正满标度定义为超过最后一个代码转换的1 1/2级LSB。从每个特定代码的中间到真正的直线测量偏差。
微分非线性（DNL，无缺码）理想的ADC显示的代码转换正好是1 LSB间隔。DNL是这个理想值的偏差。保证在12位分辨率下没有丢失的代码表明所有4096代码必须存在于所有工作范围内。
偏移误差
当模拟值1/2 LSB低于VIN+=VIN–时，应发生主进位转换。偏移误差定义为实际过渡点与该点的偏差。
增益误差
第一个代码转换应发生在负满标度以上的模拟值1/2 LSB处。最后一次转换应发生在低于正满标度的模拟值1 1/2 LSB处。增益误差是第一个和最后一个代码转换之间的实际差和第一个和最后一个代码转换之间的理想差的偏差。
温度漂移
偏移误差和增益误差的温度漂移指定从初始（25°C）值到Tmin或TMAX的值的最大变化。
电源抑制比
从最小值的供给到最大限度的供给值的全量变化。
总谐波失真（THD）*
前六个谐波分量的均方根和与被测输入信号的均方根值之比。
信噪比和失真（SINAD）*
有效值信号振幅（设为满标度以下0.5分贝）与奈奎斯特频率以下所有其他谱分量之和的有效值之比，包括谐波，但不包括直流电。
有效位数（ENOB）
在给定输入频率下，正弦波输入设备的有效位数可直接从其测量的SINAD计算，计算公式如下：
信噪比*
有效值信号振幅（在满标度以下0.5分贝处设置）与奈奎斯特频率以下所有其他谱分量之和的有效值之比，不包括前六次谐波和直流电。
无杂散动态范围（SFDR）*
输入信号的均方根振幅和峰值杂散信号之间的分贝差。
双音SFDR*
任一输入音的均方根值与峰值杂散分量的均方根值之比。峰值杂散分量可以是IMD产品，也可以不是IMD产品。
时钟脉冲宽度和占空比
脉冲宽度高是时钟脉冲保持逻辑1状态以达到额定性能的最小时间量。脉冲宽度低是时钟脉冲应保持在低状态的最短时间。在给定的时钟速率下，这些规范定义了可接受的时钟占空比。
最小转换率
最低模拟信号频率的信噪比低于保证限值不超过3分贝的时钟速率。
最大转化率
进行参数测试的时钟频率。
输出传播延迟（tPD）
时钟逻辑阈值与所有位都在有效逻辑电平内的时间之间的延迟。
超出范围的恢复时间
*交流规格可在dBc（信号电平降低时降低）或DBF（始终与转换器满标度相关）中报告。
从正满刻度以上10%转换到负满刻度以上10%或从负满刻度以下10%转换到正满刻度以下10%后，ADC重新获得模拟输入所需的时间。
等效电路
应用AD9235
操作理论
AD9235体系结构由前端采样保持放大器（SHA）和流水线开关电容ADC组成。流水线ADC分为三个部分，包括4位第一级、8个1.5位级和最后一个3位闪存。每个阶段都提供足够的重叠，以更正前面阶段中的闪存错误。在数字校正逻辑中，来自每个级的量化输出被组合成最终的12位结果。流水线架构允许第一个阶段对新的输入样本进行操作，而其余阶段对前面的样本进行操作。采样发生在时钟的上升沿。
管道的每一级，不包括最后一级，由一个连接到开关电容DAC和级间剩余放大器（MDAC）的低分辨率闪存ADC组成。剩余放大器放大重建的DAC输出和下一级流水线中的flash输入之间的差异。每个阶段使用一位冗余，以便于对闪存错误进行数字校正。最后一级由一个flash ADC组成。
输入级包含一个差分SHA，它可以在差分或单端模式下耦合交流或直流。outputstaging块对齐数据，执行错误更正，并将数据传递到输出缓冲区。输出缓冲器由单独的电源供电，允许调整输出电压摆动。在断电期间，输出缓冲器进入高阻抗状态。
模拟输入
AD9235的模拟输入是差分开关电容器SHA，其在处理差分输入信号时被设计为最佳性能。SHA输入可以支持广泛的共模范围并保持良好的性能，如图7所示。中间电源的输入共模电压将最小化与信号相关的误差，并提供最佳性能。
参考图6，时钟信号交替地在采样模式和保持模式之间切换SHA。当SHA切换到采样模式时，信号源必须能够在半个时钟周期内为采样电容器充电并稳定下来。与每个输入串联的小电阻有助于降低驱动源输出级所需的峰值瞬态电流。此外，可以在输入端放置一个小的并联电容器，以提供动态充电电流。此无源网络将在ADC的输入端创建一个低通滤波器；因此，精确值取决于应用程序。在欠采样应用中，应移除任何并联电容器。结合驱动源阻抗，它们将限制输入带宽。
为了获得最佳的动态性能，驱动VIN+和VIN-的源阻抗应该匹配，以便共模调节误差是对称的。这些误差将通过ADC的共模抑制而减小。
内部差分参考缓冲器分别产生正参考电压和负参考电压REFT和REFB，它们定义了ADC核心的跨距。参考缓冲器的输出共模设为“中供”，参考电压和参考电压范围定义如下：
从上面的方程可以看出，REFT和REFB电压在中间供电电压附近是对称的，根据定义，输入跨距是VREF电压值的两倍。
内部电压基准可以用针固定在0.5 V或1.0 V的固定值上，也可以在内部基准连接部分讨论的相同范围内进行调整。最大的信噪比性能将实现与AD935设置为最大的输入跨度为2 V的P P。相对SNR劣化将是3分贝时，从2 V P P模式到1 V P P模式。
可以从使信号峰值保持在所选参考电压的允许范围内的源驱动SHA。最小和最大共模输入电平定义如下：
最小共模输入电平允许AD9235适应接地参考输入。
尽管通过差分输入可获得最佳性能，但单端电源可能被驱动至车辆识别号+或车辆识别号-。在此配置中，一个输入将接受信号，而另一个输入应通过将其连接到适当的参考设置为中刻度。例如，2 V p-p信号可应用于车辆识别号+上，而1 V参考信号可应用于车辆识别号-。然后，AD9235将接收在2v和0v之间变化的输入信号。在单端配置中，与差分情况相比，失真性能可能显著降低。但是，在较低的输入频率和较低的速度等级模型（AD9235-40和AD9235-20）中，这种影响将不太明显。
差分输入配置
如前所述，在差分输入配置中驱动AD9235时将获得最佳性能。对于基带应用，AD8138差分驱动器提供了优异的性能和灵活的ADC接口。AD8138的输出共模电压容易设置为AVDD/2，并且驱动器可以配置为Sallen-Key滤波器拓扑，以提供输入信号的频带限制。
在第二奈奎斯特区及以上的输入频率下，大多数放大器的性能将不足以达到AD9235的真正性能。如果对频率在70 MHz到100 MHz范围内的欠采样应用进行采样，则尤其如此。对于这些应用，差动变压器耦合是推荐的输入配置，如图9所示。
选择变压器时必须考虑信号特性。大多数射频变压器会在低于几兆赫的频率下饱和，过大的信号功率也会导致铁心饱和，从而导致失真。
单端输入配置
在成本敏感的应用中，单端输入可以提供足够的性能。在这种配置中，由于输入共模振荡过大，SFDR和失真性能将下降。然而，如果每个输入端的源阻抗匹配，对信噪比性能的影响应该很小。图10详细说明了典型的单端输入配置。
时钟输入注意事项
典型的高速adc使用两个时钟边缘来产生各种内部定时信号，结果可能对时钟占空比敏感。通常，时钟占空比需要5%的公差，以保持动态性能特性。AD9235包含一个时钟占空比稳定器（DC），它对非采样边缘进行重定时，提供具有50%标称占空比的内部时钟信号这允许在不影响AD9235性能的情况下，有广泛的时钟输入占空比。如TPC 20所示，在30%的占空比范围内，噪声和失真性能几乎平坦。
占空比稳定器使用延迟锁定环（DLL）来创建非采样边缘。因此，对采样频率的任何改变将需要大约100个时钟周期，以允许DLL获取和锁定到新的速率。
高速、高分辨率的adc对时钟输入的质量非常敏感。在给定的满标度输入频率（fINPUT）下，由孔径抖动（tJ）引起的信噪比下降可以用以下公式计算：
在方程中，rms孔径抖动tJ表示所有抖动源的根和平方，包括时钟输入、模拟输入信号和ADC孔径抖动规范。欠采样应用对抖动特别敏感。
在孔径抖动可能影响AD9235的动态范围的情况下，时钟输入应被视为模拟信号。时钟驱动器的电源应与ADC输出驱动器电源分开，以避免用数字噪声调制时钟信号。低抖动，晶体控制振荡器是最好的时钟源。如果时钟是从其他类型的源（通过选通、除法或其他方法）生成的，则应在最后一步由原始时钟重定时。
功耗和待机模式
如图11所示，AD9235的功耗与其采样率成正比。数字功耗在三个速度等级之间没有实质性的变化，因为它主要由数字驱动器的强度和每个输出位上的负载决定。最大DRVDD电流可以计算为：
其中N是输出位的数目，对于AD9235是12。当每一个输出位在每个时钟周期上切换时，即在Nyquist频率，FCLK／2的满量程方波时，出现最大电流。在实际应用中，DRVDD电流将由输出比特交换的平均数来确定，该平均数将由编码速率和模拟输入信号的特性来确定。
对于AD9235-20速度等级，数字功耗可以占总功耗的10%。通过减少输出驱动器的电容负载，可以将数字功耗降到最低。图11中的数据是在每个输出驱动器上加载5 pF的情况下获取的。
模拟电路具有最佳偏置，因此每个速度等级都能提供优异的性能，同时降低功耗。每一个速度等级在低采样率下耗散一个基线功率，该基线功率随时钟频率线性增加。
通过断言PDWN引脚高，AD9235被置于待机模式。在这种状态下，如果CLK和模拟输入是静态的，ADC通常会耗散1 mW。在待机期间，输出驱动器处于高阻抗状态。重新插入PDWN引脚低将使AD9235返回其正常工作模式。
待机模式下的低功耗是通过关闭参考、参考缓冲区和偏置网络来实现的。REFT和REFB上的去耦电容器在进入待机模式时放电，然后在恢复正常工作时必须重新充电。因此，唤醒时间与在待机模式下花费的时间有关，较短的待机周期将导致相应的唤醒时间较短。推荐的0.1μF和10μF去耦电容在RFT和ReFB上，需要大约1秒来完全放电参考缓冲去耦电容器和3毫秒，以恢复全操作。
数字输出
AD9235输出驱动器可以配置为通过将DRVDD与接口逻辑的数字电源相匹配，与2.5V或3.3V逻辑系列接口。输出驱动器的大小可以提供足够的输出电流来驱动各种各样的逻辑系列。然而，大的驱动电流往往会导致电源上的电流故障，从而影响转换器的性能。需要ADC驱动大电容负载或大扇出的应用可能需要外部缓冲器或锁存器。
时机
AD9235提供具有七个时钟周期的管道延迟的锁存数据输出。数据输出在时钟信号上升沿后一个传播延迟（tPD）可用。有关详细的时序图，请参阅图1。
输出数据线和负载的长度应最小化，以减少AD9235内的瞬变；这些瞬变会降低转换器的动态性能。
AD9235的最低典型转换速率为1 MSPS。当时钟速率低于1毫秒/秒时，动态性能可能会降低。
电压基准
AD9235内置了稳定、准确的0.5V电压基准。可以使用内部参考电压或外部应用的参考电压，通过改变施加到AD9235的参考电压来调整输入范围。ADC的输入范围跟踪参考电压的线性变化。
如果ADC通过变压器差分驱动，则可以使用参考电压来偏置中心抽头（共模电压）。
内部参考连接
AD9235内的比较器检测传感管脚处的电位，并将参考配置为四种可能状态之一，如表一所示。如果传感接地，参考放大器开关连接到内部电阻分压器（见图12），将VREF设置为1 V。将检测引脚连接到VREF将参考放大器输出切换到检测引脚，完成回路并提供0.5 V参考输出。如果如图13所示连接电阻分压器，则开关将再次设置为检测引脚。这将使参考放大器处于非垂直模式，VREF输出定义如下。
在所有参考配置中，REFT和REFB驱动A/D转换核心并建立其输入范围。ADC的输入范围始终等于内部或外部参考的参考引脚电压的两倍。
外部参照操作
可能需要使用外部基准来提高ADC的增益精度或改善热漂移特性。当多个adc彼此跟踪时，可能需要单个参考（内部或外部）以将增益匹配误差降低到可接受的水平。还可以选择高精度的外部基准来提供较低的增益和偏移温度漂移。图14显示了内部基准在1V和0.5V模式下的典型漂移特性。
当检测管脚绑定到AVDD时，内部引用将被禁用，从而允许使用外部引用。内部参考缓冲器将以等效的7 kΩ负载加载外部参考。内部缓冲区仍将为ADC核心生成正负满标度参考（REFT和REFB）。输入跨距总是是参考电压值的两倍；因此，外部参考必须限制在1 V的最大值。
如果使用AD9235的内部基准驱动多个转换器以改善增益匹配，则必须考虑其他转换器对基准的加载。图15描述了负载对内部参考电压的影响。
运行模式选择
如前所述，AD9235可以输出偏移二进制或双倍补码格式的数据。还有一项关于启用或禁用时钟占空比稳定器（DCS）的规定。模式管脚是控制数据格式和DCS状态的多级输入。输入阈值和相应的模式选择概述如下。
模式引脚由一个20 kΩ的电阻器内部下拉至AGND。
TSSOP评估委员会
AD9235评估板提供在各种模式和配置下操作ADC所需的所有支持电路。转换器可以通过AD8138驱动器或变压器或单端差动驱动。提供单独的电源引脚，以将被测设备与支持电路隔离。每个输入配置都可以通过各种跳线的正确连接来选择（请参阅示意图）。图16显示了用于评估AD9235交流性能的典型工作台特性设置。使用相位噪声非常低（<1ps均方根抖动）的信号源是实现转换器最终性能的关键。对输入信号进行适当的滤波，去除谐波，降低输入端的综合噪声，也是达到规定噪声性能的必要条件。
AUXCLK输入应在要求最低抖动和信噪比性能（即，如果欠采样特性）的应用中选择。它允许用户应用4×AD9235的目标采样率的时钟输入信号。低抖动、差分除以4的计数器mc100lvel3d提供1×时钟输出，随后通过JP9返回CLK输入。例如，260兆赫信号（正弦波）将被分解为65兆赫信号，用于对ADC进行计时。注意，R1必须与AUXCLK接口一起删除。由于许多射频信号发生器在较高的输出频率下显示出改善的相位噪声，并且正弦输出信号的转换率是等幅1×信号的4×4，因此通常使用该接口实现较低的抖动。
完整的示意图和布局图遵循并演示了应在系统级应用的正确布线和接地技术。
LFCSP评估委员会
用于评估AD9235交流性能的典型工作台设置与TSSOP评估板连接类似（有关连接详细信息，请参阅示意图）。AD9235可以通过变压器单端或差动驱动。提供单独的电源引脚，以将被测设备与支持电路隔离。每个输入配置都可以通过各种跳线的正确连接来选择（请参阅示意图）。
布局中包括使用AD8351运放的替代差分模拟输入路径，但不在生产中填充。有兴趣使用ADC评估运算放大器的设计者应该删除C15、R12和R3并填充运算放大器电路。AD8351输出和AD9235之间的无源网络允许用户为应用优化运放的频率响应。
