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一般说明
W83194R-39/-39A是一个时钟合成器，它提供高速RISC所需的所有时钟或CISC微处理器，如英特尔奔腾II。W83194R-39提供八种不同的频率CPU和PCI时钟和W83194R-39A提供16个CPU/PCI频率，这些频率在外部可选择平滑过渡。W83194R-39/-39A还提供13个SDRAM时钟，由pin中的无延迟缓冲区。
w83194r-39/-39a接受14.318mhz基准晶体作为输入，并在3.3v电压下运行。
供应。扩频内置在-0.5%或-0.25%以减少电磁干扰。可编程停车通过I2C接口进行单个时钟输出和频率选择。设备符合奔腾电源稳定，要求CPU和PCI时钟在2毫秒内稳定打开电源。不建议对插槽（isa、pci、cpu、dim）使用双功能管脚。这个附加卡可以上拉或下拉。
高驱动6个PCI和13个SDRAM时钟输出通常提供大于1V/ns的转换加载30 pf。两个cpu时钟输出通常提供优于1v/ns的转换率到20功率因数负载保持50-5%的占空比。固定频率输出为REF、24MHz和48MHz提供优于0.5V/ns的转换速率。
产品特点
·支持带I2C的奔腾II CPU。
·2个CPU时钟（一个空闲运行的CPU时钟）
·13个3维SDRAM时钟
·6个PCI同步时钟
·支持多处理器的一个IOAPIC时钟
·可选单一或混合供应：（vddq1=vddq2=vddq3=vddq4=vddl1=vddl2=3.3v）或（vddq1=vddq2=vddq3=vddq4）=3.3伏，VDDL1=VDQL2=2.5伏）
·CPU和SDRAM时钟之间的偏差<250ps
·PCI时钟之间的偏差<250ps
·缓冲区输入的传播延迟小于5ns的sdram
·从CPU（早期）到PCI时钟的偏移-1到4ns，中心2.6ns。
·平滑频率开关，可选择50兆赫至133兆赫CPU
·—0.25%或—0.5%扩频功能，降低电磁干扰
·用于启用/停止每个输出和选择模式的可编程寄存器（三态或正常模式）
·2ms上电时钟稳定时间
·电源管理模式引脚
·一个48兆赫用于USB，一个24兆赫用于超级I/O
引脚配置
功能描述
电源管理功能
所有时钟可通过2线控制接口单独启用或禁用。通电时，外部电路应允许VCO在使时钟输出能够确保正确的脉冲宽度之前稳定3毫秒。当mode=0时，引脚15和46为输入端（pci_stop），（cpu_stop），当mode=1时，这些功能不可用。一个特定的时钟可以启用，因为2线串行控制接口和其中一个管脚都指示它应该启用。
根据下表，可以在低状态下禁用W83194R-39/-39A，以降低功耗。所有时钟在低状态下停止，但在从运行到停止的转换中保持有效的高周期。CPU和PCI时钟在运行和停止之间转换，其方法是等待PCICLK_f上的一个正边，然后等待感兴趣时钟上的负边，然后启用或禁用高级别的输出。
线I2C控制接口
时钟发生器是一个从i2c组件，它可以读取存储在锁存器中的数据进行验证。必须发送所有进行中的字节以更改其中一个控制字节。2线控制接口允许每个时钟输出单独启用或禁用。通电时，W83194R-39/-39A使用默认寄存器设置进行初始化，然后可选使用2线控制接口。
sdata信号仅在sdclk信号低时变化，在正常数据传输期间，sdclk信号高时稳定。只有两个例外。一种是sdata上的从高到低的转换，而sdclk是用来指示数据传输周期开始的高。另一种是sdata上的从低到高的转换，而sdclk是高的，用于指示数据传输周期的结束。数据总是作为完整的8位字节发送，然后生成确认。
字节写入从开始条件开始，然后是7位从机地址和写入命令位[1101 0010]、命令代码检查[0000 0000]和字节计数检查。在成功接收每个字节后，时钟芯片将在sdata线上生成一个应答（低）。控制器可以在数据字符串之后开始写入内部I2C寄存器。
串行控制寄存器
pin列列出了受影响的pin编号，@power up列给出了真正通电时的默认状态。”指令码“字节”和“字节计数”字节必须在地址字节确认后发送。尽管这两个字节中的数据（位）被认为是“无关紧要的”，但它们必须被发送并将被确认。之后，下面描述的序列（寄存器0、寄存器1、寄存器2，…）将有效并得到确认。
PCI停止时间图
对于同步芯片组，pci_stop_pin是一个异步活动低输入pin，用于在低功耗运行时停止pciclk[0:4]。这个pin由外部控制逻辑在自由运行的pci时钟（pciclk_f）的上升沿同步断言。PCI时钟停止时，所有其他时钟将继续运行。PCI时钟将始终在低状态下停止，并以全脉冲宽度恢复输出。在这种情况下，PCI时钟打开延迟小于2个PCI时钟，时钟关闭延迟小于2个PCI时钟。
双功能销的操作
插脚2、7、8、25和26是双功能插脚，用于选择该设备中的不同功能（参见插脚说明）。通电期间，这些管脚处于输入模式（参见图1），因此被视为输入选择管脚。当VDD达到2.5V时，这些引脚上的逻辑电平被锁存到相应的内部寄存器中。一旦正确的信息被正确锁定，这些引脚将变为输出引脚，并在默认情况下拉低。在通电计时器结束时（3 ms内），输出开始以指定频率切换。
每个引脚内部都有一个大的上拉电阻器（250 kΩ@3.3V）。默认状态为逻辑1，但当这些双功能管脚上出现长轨迹或重载时，内部上拉电阻器可能太大。在这些条件下，如果需要逻辑1，建议将外部10 kΩ电阻器连接到VDD。否则，如果需要逻辑0，则直接接地。10 kΩ电阻器应放在严重端接电阻器之前。请注意，这些逻辑将仅在初始通电时锁定。
如果需要可选的EMI减小电容器，则应将其放置在尽可能靠近串联端接电阻器和串联端接电阻器之后。这些电容器的典型值在4.7pF到22pF之间。
