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特征
转换时间为5.9ms的快速12位adc；八个单端模拟输入通道；输入范围的选择：AD7890-10为610 V；AD7890-4的0 V至14.096 V；AD7890-2为0 V至12.5 V；允许单独访问多路复用器和ADC；片上跟踪/保持放大器；片上参考；高速、灵活、串行接口；单电源，低功率运行（最大50兆瓦）；断电模式（75 mW典型）。
一般说明
AD7890是一个8通道12位数据采集系统。该部分包括输入多路复用器、片上跟踪/保持放大器、高速12位adc、a+2.5v基准和高速串行接口。该部件从单个+5 V电源运行，接受±10 V（AD7890-10）、0 V至+4.096 V（AD7890-4）和0 V至+2.5 V（AD7890-2）的模拟输入范围。
部件上的多路复用器可以独立访问。这允许用户在多路复用器和adc之间插入抗混叠滤波器或信号调节（如果需要）。这意味着一个抗锯齿滤波器可以用于所有八个通道。外部电容器的连接允许用户调整给多路复用器设置的时间，以包括滤波器或信号调节电路中的任何外部延迟。
AD7890的输出数据通过高速双向串行接口端口提供。该部分包含一个片上控制寄存器，允许通过串行端口控制信道选择、转换启动和断电。多功能，高速逻辑确保易于接口到微控制器和数字信号处理器的串行端口。
除了传统的直流精度指标（如线性、满标度和偏移误差）外，AD7890还规定了动态性能参数，包括谐波失真和信噪比。
正常模式下的功耗在30兆瓦（典型值）时较低，如果不需要执行转换，则可以将部件置于待机（断电）模式。AD7890采用模拟器件的线性兼容CMOS（LC2MOS）工艺制造，这是一种将精密双极电路与低功耗CMOS逻辑相结合的混合工艺。该零件可在24针，0.3“宽，塑料或密封双列直插式封装或24针小外形封装（SOIC）中提供。
产品亮点
1、芯片上完整的12位数据采集系统AD7890是一个完整的单片ADC，它结合了8通道多路复用器、12位ADC、+2.5V参考电压和单芯片上的跟踪/保持放大器。
2、多路复用器和ADC的独立访问
AD7890提供对多路复用器输出的访问，允许对八个信道使用一个抗锯齿滤波器——如果多路复用器内部连接到ADC，则比所需的八个抗锯齿滤波器节省了相当多的时间。
3、高速串行接口
该部分提供了一个高速串行接口，便于与微控制器和dsp处理器的串行端口连接。
定时特性1，2（VDD=+5 V 6 5%，AgNd=dGnd=0 V，Ref-In=+2.5 V，FCLK-In=2.5 MHz外部，MUX-Out连接到SHA-In。）
AD7890在2.5兆赫频率下用FCLK-In进行生产测试。它的特性保证在100khz下工作。4个使用感兴趣波形上的10%和90%点指定。5个这些数字是用图一中的负载电路测量的，并定义为输出跨过0.8伏或2.4伏所需的时间。
这些数字是由数据输出在加载图1的电路时改变0.5 V所用的测量时间得出的。然后将测量值外推回去，以消除50 pf电容器充电或放电的影响。这意味着计时特性中引用的时间是部件的真正总线放弃时间，因此独立于外部总线负载电容。
术语信噪比
这是在A/D转换器输出端测得的信噪比（噪声+失真）。信号是基波的均方根振幅。噪声是所有非基本信号的均方根和，不超过采样频率（fs/2）的一半，直流除外。该比率取决于数字化过程中量化层级的数量；层级越多，量化噪声越小。正弦波输入的理想n位变换器的理论信噪比由以下公式给出：
因此，对于12位转换器，这是74分贝。
总谐波失真
总谐波失真（thd）是谐波的均方根和与基波的比值。对于AD7890，定义如下：
其中，v 1是基波的均方根振幅，v 2、v3、v4、v5和v6是第二次谐波至第六次谐波的均方根振幅。
峰值谐波或杂散噪声
峰值谐波或杂散噪声被定义为adc输出频谱中下一个最大分量（最高fs/2，不包括dc）的均方根值与基波的均方根值之比。通常，本规范的值由频谱中最大的谐波确定，但对于谐波埋入噪声层的部分，它将是噪声峰值。
互调失真
当输入由两个频率fa和fb的正弦波组成时，任何具有非线性的有源器件都会在mfa±nfb的和频和差频产生畸变产物，其中m，n=0，1，2，3等。互调项是m和n都不等于零的项。例如，二阶术语包括（fa+fb）和（fa-fb），三阶术语包括（2fa+fb），（2fa-fb），（fa+2fb）和（fa-2fb）。
AD7890使用CCIF标准进行测试，该标准使用接近输入带宽顶端的两个输入频率。在这种情况下，二阶和三阶项的意义是不同的。二阶项通常在频率上与原始正弦波相距较远，而三阶项通常在接近输入频率的频率上。因此，二阶和三阶术语是分开指定的。互调失真的计算是根据thd规范进行的，其中它是单个失真产品的rms和与以dbs表示的基波的rms振幅的比值。
通道间隔离
信道间隔离度是测量信道间串扰水平的一种方法。通过将满标度1khz信号应用于其他七个输入中的任何一个，并确定该信号在感兴趣的信道中衰减了多少来测量。给出的数字是八个频道中最糟糕的。
相对精度
相对精度或端点非线性是通过ADC传递函数端点的直线的最大偏差。
微分非线性
这是ADC中任意两个相邻代码之间的测量值和理想1 LSB变化之间的差值。
正满标度误差（AD7890-10）
这是最后一个代码转换（01）的偏差。……110至01.……111）调整双极零点误差后，从理想值（4×ref in–1 lsb）开始。
正满标度误差（AD7890-4）
这是最后一个代码转换（11）的偏差。……110至11号。……111）调整单极偏移误差后，从理想值（1.638×ref in–1 lsb）开始。
正满标度误差（AD7890-2）
这是最后一个代码转换（11）的偏差。……110到11。……111）调整单极偏移误差后，从理想值（ref in–1 lsb）开始。
双极零点误差（AD7890-10）
这是中尺度跃迁（从0到1）与理想0v（agnd）的偏差。
单极偏移误差（AD7890-2、AD7890-4）这是第一个代码转换（00）的偏差。……000到00。……001）从理想的0V（AgNd）开始。
负满标度误差（AD7890-10）
这是第一个代码转换（10）的偏差。……000到10。……001）调整双极零点误差后，从理想值（–4×ref in+1 lsb）开始。
跟踪/保持采集时间
跟踪/保持捕获时间是在转换结束后（跟踪/保持返回到跟踪模式的点）跟踪/保持放大器的输出达到其最终值（在±1/2 lsb范围内）所需的时间。它还适用于所选输入通道发生变化的情况，或者在应用于ad7890的所选vin输入的输入电压上存在阶跃输入变化的情况。这意味着，用户必须等待转换结束后或信道改变/阶跃输入改变为vin后的跟踪/保持采集时间的持续时间，然后才能开始另一个转换，以确保部件按规范运行。
控制寄存器
AD7890的控制寄存器包含如下所述的5位信息。必须向部件提供六个串行时钟脉冲，以便将数据写入控制寄存器（如果需要写入以将部件置于待机模式，则为七个）。
如果tfs在六个串行时钟周期之前返回high，那么没有数据传输到控制寄存器，必须重新启动写入周期才能将数据写入控制寄存器。但是，如果寄存器的conv位（见下文）被设置为逻辑1，那么无论有多少串行寄存器，只要控制寄存器写入，就会启动转换tfs保持低的时钟周期。控制寄存器中所有位的默认（通电）条件为0。
转换器详细信息
AD7890是一个8通道、12位、单电源、串行数据采集系统。它为用户提供信号缩放、多路复用、跟踪/保持、基准、A/D转换器和多功能串行逻辑功能。信号缩放允许处理±10 V输入信号（AD7890-10）和0 V至+4.096 V输入信号（AD7890-4）的部件，同时从单个+5 V电源操作。AD7890-2不包含信号标度，可接受0 V至+2.5 V的模拟输入范围。部件从+2.5 V参考电压运行，该参考电压可从部件自身的内部参考电压或外部参考电压提供来源。
与其他单芯片数据采集解决方案不同，AD7890为用户提供了对多路复用器和A/D转换器的单独访问。这意味着单独的多路复用器和ADC解决方案的灵活性不会被单芯片解决方案所牺牲。通过访问多路复用器输出，用户可以在多路复用器和轨道/保持之间实现外部信号调节。这意味着在多路复用器的输出端可以使用一个抗混叠滤波器来为所有八个通道提供抗混叠功能。
在AD7890上通过脉冲convst输入或通过将逻辑1写入控制寄存器。使用硬件convst输入时，打开convst信号的上升沿，片上的track/hold从track到hold模式，并且在内部脉冲超时的情况下启动转换序列。每当多路复用器地址加载到AD7890控制寄存器时，该内部脉冲（出现在C EXT引脚上）被启动。当启动对部件的串行写入时，此脉冲从高到低。在对部件的串行写入操作中，它在SCLK的第六个下降时钟边缘开始放电。跟踪/保持不能进入保持状态，转换不能启动，直到C EXT引脚越过其2.5 V的触发点。C EXT上电压的放电时间取决于连接到C EXT引脚的电容器的值（见C EXT功能部分）。每次写入控制寄存器时都会触发脉冲，这意味着软件转换启动和跟踪/保持信号总是由内部脉冲延迟。
部件的转换时钟由应用于部件的clk in管脚的时钟信号生成。AD7890的转换时间距离硬件上升沿5.9微秒convst信号和跟踪/保持采集时间为2微秒。为了从部件获得最佳性能，数据读取操作或控制寄存器写入操作不应在转换期间或下一次转换之前的500 ns期间发生。这允许部件在外部时钟模式下以高达117 kHz的吞吐量运行，并达到数据表规范。该部件可以在稍高的吞吐量率（高达127 kHz）下工作，同样处于性能降级的外部时钟模式（见定时和控制部分）。自时钟模式的吞吐量速率受串行时钟速率限制为78 kHz。
所有未使用的输入应连接到标称模拟输入范围内的电压，以避免噪声拾取。在ad7890-10上，如果未被转换的输入信道中的任何一个的负电压超过-12v，则会干扰所选信道上的转换。
电路描述模拟输入部分
AD7890由三部分组成，AD7890-10处理±10 V输入电压范围，AD7890-4处理0 V至+4.096 V输入范围，AD7890-2处理0 V至+2.5 V输入电压范围。
AD7890-10型
图2显示了AD7890-10的模拟输入部分。每个模拟输入的模拟输入范围为±10 V，输入电阻通常为33 kΩ。该输入是良性的，没有动态充电电流，电阻衰减器级后接多路复用器，在mux out连接到sha的情况下，该输入后接轨道/保持放大器的高输入阻抗级。设计的代码转换发生在连续的整数lsb值（即，1 lsb、2 lsb、3 lsb…）上。输出编码为2s补码二进制，1 LSB–fs/4096=20 V/4096=4.88 mV。
AD7890-4型
图3显示了AD7890-4的模拟输入部分。每个模拟输入的模拟输入范围为±10 V，输入电阻通常为15 kΩ。该输入是良性的，没有动态充电电流，电阻衰减器级后接多路复用器，在mux out连接到sha的情况下，该输入后接轨道/保持放大器的高输入阻抗级。设计的代码转换发生在连续的整数lsb值（即，1 lsb、2 lsb、3 lsb）上。…）。输出编码为直（自然）二进制，1 LSB=fs/4096=4.096 V/4096=1 mV。
轨道/保持段
AD7890上的SHA输入直接连接到跟踪/保持放大器的输入级。这是一个输入漏电流小于50na的高阻抗输入。将mux输出管脚直接连接到sha输入管脚，将多路复用器输出直接连接到轨道/保持放大器。此输入的输入电压范围为0 V至+2.5 V。如果外部电路连接在MUX输出和SHA输入之间，则用户必须确保SHA输入的输入电压范围为0 V至+2.5 V，以确保使用转换器的全动态范围。
AD7890上的跟踪/保持放大器允许ADC将满标度振幅的输入正弦波精确转换为12位精度。当ADC在其最大吞吐量为117千赫（即，轨道/保持可以处理超过58千赫的输入频率）时，轨道/保持的输入带宽大于ADC的奈奎斯特速率。
跟踪/保持放大器在小于2微秒的时间内获得12位精度的输入信号。跟踪/保持的操作对用户基本上是透明的。在转换开始时，跟踪/保持放大器从其跟踪模式转到其保持模式。
转换的开始是硬件转换的convst（假设内部脉冲已超时）的上升沿开始，对于软件转换，开始是内部脉冲超时的点。跟踪/保持的光圈时间（即，外部convst信号和实际进入保持的轨道/保持之间的延迟时间）通常为15ns。对于软件转换开始，时间取决于内部脉冲宽度。因此，对于软件转换开始，采样瞬间的定义不是很明确。对于需要良好定义的等距采样的采样系统，使用软件转换启动可能无法从零件获得最佳性能。转换结束时，零件返回其跟踪模式。跟踪/保持放大器的采集时间从此时开始。
参考章节
AD7890包含一个标号为REF OUT/REF IN的单参考管脚，该管脚可提供对零件自身+2.5 V参考电压的访问，也可连接外部+2.5 V参考电压，为零件提供参考电压源。该部件规定为+2.5 V参考电压。参考源中的错误将导致AD7890传输函数中的增益错误，并将添加到零件上指定的满标度错误中。在AD7893-10上，它还将导致在衰减器级注入偏移误差。
AD7890包含一个片上+2.5V参考电压。使用这个参考作为AD7890的参考源，简单地说-从REF OUT/REF IN引脚连接一个0.1μF的盘状陶瓷电容器到AGND。此引脚上出现的电压在应用到ADC之前在内部缓冲。如果这个参考需要在AD7890外部使用，应将其缓冲
因为此输出的源阻抗为2 kΩ标称值。在25°C时，内部参考公差为±10 mV，典型温度系数为25 ppm／°C，最大误差为±25 mV。
如果应用程序需要具有更严格公差的参考或AD7890需要与系统参考一起使用，则用户可以选择将外部参考连接到此参考输出/参考输入引脚。外部参考将有效地驱动内部参考，从而为adc提供参考源。引用输入被缓冲，但有一个连接到AD7890内部参考的标称2 kΩ电阻器。AD7890的合适参考源包括AD680、AD780和REF-43精密度+2.5V参考。
定时和控制部分
AD7890有两种接口模式，由SMODE输入选择。第一种是自时钟模式，在转换结束时，部件提供帧同步、串行时钟和串行数据。在该模式下，串行时钟速率由部件的主时钟速率（输入中的时钟速率）决定。第二种模式是外部时钟模式，用户提供帧同步和串行时钟信号以从部件获取串行数据。在该第二模式中，用户具有最高达10 MHz的串行时钟速率的控制。串行接口部分将更详细地讨论这两种模式。
该部分还提供硬件和软件转换启动特征。前者提供了一个定义良好的采样瞬间，跟踪/保持在转换信号。对于软件转换启动，对控制寄存器的conv位的写入将启动转换顺序。但是，对于软件转换启动，内部脉冲必须在对输入信号进行采样之前超时。这个脉冲，加上在每个软件转换启动命令之间难以保持完全相等的延迟，意味着当在软件转换启动模式中使用时，ad7890的动态性能可能难以满足规范。
AD7890提供单独的通道选择和转换启动控制。这允许用户优化系统的吞吐量。一旦磁道/保持进入保持模式，就可以在当前转换进行时更新输入通道，并且输入电压可以稳定到新值。
假设内部脉冲在convst脉冲执行之前已经超时，则转换将包括14.5个主时钟周期。在自动计时模式下，转换时间为定义为从康斯特上升边缘到下降的时间-rfs的边缘（即当设备开始传输其转换结果时）。这个时间包括14.5个主时钟周期加上输出寄存器的更新和延迟时间输入输出-放置RFS信号，导致总转换时间为5.9μs的最大值。图4显示了AD890在自时钟（主）模式下使用时的转换定时硬件转换。时序图假设当convst信号变高时，内部脉冲不激活。为了确保这一点，要转换的信道地址应该在转换脉搏。应允许足够的设置时间在控制寄存器写入和convst之间，以确保内部脉冲已超时。内部脉冲的持续时间（因此设置时间的持续时间）取决于cExt的值。
在外部时钟模式下使用设备时，可以随时读取输出寄存器，并获得最新的转换结果。但是，从输出寄存器读取数据或将数据写入控制寄存器-转换或在下一次转换之前的500 ns期间将导致部件性能降低。朗诵的歌剧-输出寄存器对性能的影响最大，尤其是当使用较高的串行时钟速率时，信噪比可能降低，而来自部件的代码闪烁也会增加（参见AD7890性能部分）。
图5显示了在外部计时模式下从部件获得最佳性能所需的计时和控制顺序。按照所示顺序，开始转换在convst的上升沿上，新的数据稍后在ad7890的输出寄存器中可用5.9微秒。一旦进行了读取操作，应在convst的下一上升沿之前再允许500 ns，以便在开始下一次转换之前优化跟踪/保持的设置。该图显示了并行进行的读操作和写操作。写序列中sclk的第六下降沿内部脉冲将被启动。假设mux out连接到sha in，则在第六个秋季之间需要2微秒-SCLK的边缘和CONVST的上升边缘，以允许跟踪/保持放大器的完整采集时间。串行时钟速率最高为10 MHz时，该部分可实现的吞吐率为5.9秒（转换时间）加上0.6兆字节s（内部脉冲启动之前的六个串行时钟脉冲）加上2秒（捕获时间）。这导致最小吞吐量时间为8.5微秒（相当于117 kHz的吞吐量速率）。如果部件使用较慢的串行时钟操作，它将影响可实现的吞吐量以获得最佳性能。
在自动时钟模式下，AD7890指示何时转换-SION通过降低RFS线路并启动串行数据传输来完成。在外部时钟模式下，没有显示转换何时完成。在许多应用程序中，这不会是一个问题，因为可以在转换期间或转换之后从零件读取数据。但是，想要从ad7890获得最佳性能的应用程序必须确保在转换期间或在康斯特。这可以通过两种方式来实现。第一个是在软件中确保在convst上升沿后5.9微秒才开始读取操作。只有当软件知道何时发出convst命令时，才能执行此操作。第二种方案是使用convst信号作为转换开始信号和中断信号。最简单的方法是用5.9微秒的高倍和低倍为convst产生方波信号。转换在convst的上升沿启动。convst的下降沿在5.9微秒后出现，可以用作激活的低或下降沿触发中断信号，以告诉处理器从ad7890读取数据。如果读取操作在RIS之前500 ns完成-在convst的边缘，ad7890将按规格工作。
该方案将吞吐率限制在最小11.8微秒。但是，根据微处理器对中断信号的响应时间和处理器读取数据所用的时间，这可能是系统能够达到的最快速度已经动过手术了。无论如何，convst信号不必具有50:50占空比。这可以定制以优化给定系统的部件吞吐量。或者，convst信号可以用作正常的nar-行脉冲宽度。convst的上升沿可用作激活的高或上升沿触发中断。然后，在从部件读取数据之前，可以实现5.9微秒的软件延迟。
CEXT功能
ad7890上的c ext输入提供了一种确定新信道地址写入到可以进行转换的部分之后多长时间的方法。这背后的原因有两个。首先，当到ad7890的输入信道改变时，这个新信道上的输入电压可能与以前的信道电压非常不同。因此，在进行精确转换之前，零件的跟踪/保持必须获得新的电压。内部脉冲延迟任何转换开始命令（以及发送跟踪/保持到保持的信号），直到该脉冲超时。第二个原因是允许用户在mux out和sha in之间连接外部抗锯齿或信号调节电路。这个外部电路将给系统带来额外的稳定时间。CEXT管脚为用户提供了一种延长内部脉冲的方法，以将这种额外的稳定时间考虑在内。基本上，改变cext引脚上电容器的值会改变内部脉冲的持续时间。图7显示了CEXT电容器的值与内部延迟之间的关系。
在CEXT引脚上可以看到内部脉冲的持续时间。当串行写入到部件启动（在TFS的下降沿上）。在串行写入操作中，它在SCLK的第六个下降沿开始放电。一旦CEXT引脚放电超过其标称触发点2.5V，内部脉冲就超时。
每次对控制寄存器进行写操作时，都会启动内部脉冲。结果，对于所有的软件转换开始命令，脉冲被启动并且转换过程被延迟。对于硬件转换启动，可以将转换启动命令与内部脉冲分离。
如果多路复用器输出（mux out）直接连接到跟踪/保持输入（sha in），则内部脉冲宽度不必考虑外部设置。在多路复用器被切换并且直到信道改变后超过2微秒才开始转换的应用中（在硬件转换开始时可能如此），用户不必担心将任何电容连接到cext管脚。2μs等于ad7890的跟踪/保持捕获时间。在多路复用器被切换并且转换同时启动的应用中（例如软件转换启动时），应将120 pf电容器连接到c ext，以允许在转换启动之前跟踪/保持的采集时间。
如果外部电路连接在mux out和sha in之间，则必须考虑该电路引入的额外的稳定时间。在多路复用器改变命令和转换开始命令分离的情况下，如果用户不必担心cext capaci，则它们需要以大于ad7890的采集时间加上外部电路的稳定时间来分离-
等等。在多路复用器切换和同时启动转换（例如，软件转换启动），CEXT上的电容器需要允许磁道/保持的采集时间加上启动转换前外部电路的稳定时间。
串行接口
AD7890的串行通信端口提供了灵活的易于与工业标准微处理器、微控制器和数字信号处理器接口的装置。对ad7890的串行读取通过数据输出线从输出寄存器访问数据。对AD7890的串行写入通过数据串联将数据写入控制寄存器。
有两种不同的操作模式，针对不同类型的接口进行了优化，其中AD7890既可以作为系统中的主机（它提供串行时钟和数据帧信号），也可以作为从机（可以向AD7890提供外部串行时钟和帧信号）。下面将详细讨论这两种模式，即标记为自时钟模式和外部时钟模式。
自动计时模式
AD7890通过将设备的smode引脚连接到逻辑低电平来配置其自时钟模式。在该模式下，ad7890提供用于从ad7890传输数据的串行时钟信号和串行数据帧信号。这种自时钟模式可与允许外部设备对其串行端口（包括大多数数字信号处理器）进行时钟的处理器一起使用。
读取操作
图8显示了读取AD7890的时序图在自动计时模式下。在转换结束时，rfs变低，串行时钟（sclk）和串行数据（data out）输出变为活动状态。十六位数据以一个前导零传输，后跟控制寄存器的三个地址位，然后是从msb开始的12位转换结果。串行数据在SCLK上升沿从设备中计时，在SCLK下降沿有效。这个在16个时钟期间，rfs输出保持低循环。在SCLK的第十六上升沿上，RFS输出被驱动为高电平，数据输出被禁用。
写操作
图9显示了对公元7890年。将tfs输入设为低，以指示即将发生串行写入。低tfs启动SCLK输出，用于将数据从处理器串行端口时钟输出并输入AD7890的控制寄存器。AD7890控制寄存器只需要5位数据。它们加载在串行时钟的前五个时钟周期上，忽略所有后续时钟周期的数据。然而，该部分需要六个串行时钟周期将数据加载到控制寄存器。要写入AD7890的串行数据必须在SCLK的下降沿上有效。
外部时钟模式
AD7890通过将设备的烟雾管脚连接到逻辑高电平来配置其外部时钟模式。在这种模式下，AD7890的SCLK和RFS被配置为输入。这种外部时钟模式设计用于直接连接到提供串行时钟输出的系统，串行时钟输出与串行数据输出同步，串行数据输出包括微控制器，如80C51、87C51、68HC11和68HC05以及大多数数字信号处理器。
读取操作
图10显示了从AD7890处于外部时钟模式。RFS低到访问AD7890的数据。串行时钟输入不必是连续的。串行数据可以通过字节。但是，在数据传输操作期间，rfs必须保持较低。再次，16位数据用一个前导零发送，接着是控制寄存器中的3个地址位，接着是12位转换结果以msb开头。如果RFS在高点时变低SCLK时间，从下落开始计时前导零RFS边缘（如图10所示）。如果在SCLK的低时间内RFS变低，则在SCLK的下一个上升沿上计时前导零。这确保，无论rfs在sclk的高时间或低时间内是否变低，只要遵守t14和t17，在rfs变低后，前导零在sclk的第一下降沿上有效。串行数据在SCLK上升沿从设备中计时，在SCLK下降沿有效。在读取操作结束时，数据输出行是由SCLK或RFS输入，以先发生者为准。如果在转换完成时正在从输出寄存器进行串行读取，则输出寄存器的更新将推迟到串行数据读取完成，RFS返回高位。
写操作
图11显示了对公元7890年。与自计时模式一样，tfs输入变低，以指示将要发生串行写入的部分。和以前一样，AD7890控制寄存器只需要5位数据。它们加载在串行时钟的前五个时钟周期上，忽略所有后续时钟周期的数据。然而，该部分需要六个串行时钟将数据加载到控制寄存器。要写入AD7890的串行数据必须在SCLK的下降沿上有效。
简化界面
为了最小化到AD7890的互连线的数量，用户可以将AD7890的RFS和TFS线连接在一起，同时从部件读写。在这种情况下，应在数据输入线上提供新的控制寄存器数据，选择输入通道并可能提供转换开始命令，而部件则在数据输出线上提供刚刚完成的转换的结果。
在自时钟模式下，这意味着部件为串行接口提供所有信号。它确实要求当部件带来TFS线路低。在外部时钟模式下，这意味着用户只需提供一个单帧同步信号来控制读写操作。
如果用户希望从部件获得最佳性能，则必须注意在下一次转换开始之前完成读取操作。在软件转换开始的情况下，转换命令被写入第六串行时钟边缘的控制寄存器。然而，读取操作继续10个串行时钟周期。为了避免在采样瞬间或转换期间读取，用户应确保内部脉冲宽度足够长（通过选择cext），以便在下一个转换序列开始之前完成读取操作。否则，无论是信噪比还是直流参数，零件的性能都将显著降低。在硬件转换开始的情况下，用户应确保在写入操作中串行时钟的第六个下降沿和下一个上升沿之间的延迟convst大于内部脉冲宽度。
微处理器/微控制器接口
AD7890的灵活串行接口允许方便地连接DSP处理器和微控制器的串行端口。图12到图15显示了AD7890与许多不同的微控制器和数字信号处理器的接口。在所示的一些接口中，ad7890被配置为系统中的主机，为读取操作提供串行时钟和帧同步，而在另一些接口中，它充当微处理器提供这些信号的从机。
AD7890–8051接口
图12显示了AD7890和8XC51微控制器之间的接口。AD7890配置为其外部时钟模式，而8XC51配置为其模式0串行接口模式。图12所示的图表没有规定在AD7890上完成转换时进行监控（假设使用硬件转换启动）。监视ad7890上的转换时间如前所述，可以使用convst。这可能是以两种方式实现。一种是将convst线连接到另一个配置为输入的并行端口位。然后可以轮询此端口位以确定转换何时完成。另一种方法是在这种情况下，convst线应连接到8xc51的int1输入端。
由于8XC51只包含一条串行数据线，因此AD7890的数据输出线和数据输入线必须连接在一起。这意味着8XC51不能同时与AD7890的输出寄存器和控制寄存器通信。8XC51在写入操作中首先输出LSB，因此在安排要发送到AD7890的数据时应小心。类似地，在读取操作期间，AD7890首先输出msb，而8xC51则需要lsb。因此，在微控制器中提供来自ad7890的正确数据字之前，需要重新排列要读入串行端口的数据。
来自8XC51的串行时钟频率被限制为明显低于AD7890可以工作的允许输入串行时钟频率。因此，从部件读取数据的时间实际上要比部件的转换时间长。这意味着当与8xC51一起使用时，AD7890不能以其最大吞吐率运行。
AD7890–68HC11接口
AD7890和68HC11微控制器之间的接口电路如图13所示。对于所示接口，AD7890被配置为其外部时钟模式，而68HC11的SPI端口被使用，68HC11被配置为其单片机模式。68HC11在主模式下配置，其cpol位设置为逻辑零，其cpha位设置为逻辑一。
与前一个接口一样，在AD7890上完成转换时，没有监控的规定。监视AD7890A方案的转换时间，如在与convst的上一个接口中，可以使用。这个罐头以两种方式实施。一种是将convst线连接到另一个配置为输入的并行端口位。然后可以轮询此端口位以确定转换何时完成。另一种方法是使用中断驱动系统在这种情况下，convst线路应连接到68HC11的IRQ输入。
68HC11的串行时钟频率被限制在明显低于AD7890可以工作的允许输入串行时钟频率。因此，从部件读取数据的时间实际上要比部件的转换时间长。这意味着当与68 HC11一起使用时，AD7890不能运行在其最大吞吐率上。
AD7890–ADSP-2101接口
AD7890和ADSP-2101数字信号处理器之间的接口电路如图14所示。ad7890配置为其外部时钟模式，adsp-2101提供串行时钟和帧同步信号。rfs1和tfs1输入是配置为低电平运行的输出。
在所示方案中，ADSP-2101所能提供的最大串行时钟频率为6.25 MHz。这允许AD7890以111 kHz的采样率工作。如果希望AD7890以117 kHz的最大吞吐率操作，则可以提供10 MHz的外部串行时钟来驱动AD7890和ADSP-2101的串行时钟输入。
为了监视ad7890上的转换时间，可以使用如convst以前接口中所述的方案。这可以通过连接convst线来实现直接到ADSP-2101的IRQ2输入。替代品这样，用户不必担心监视
转换状态，是在其自动时钟模式下操作AD7890。在这个方案中，实际的接口连接将保持如图14所示，但现在AD7890提供串行时钟和接收帧同步信号-纳尔斯。在自动计时模式下使用AD7890，限制系统的吞吐率作为串行时钟速率被限制在2.5mhz。
AD7890–DSP56000接口
图15显示了AD7890和DSP56000 DSP处理器之间的接口电路。AD7890配置为其外部时钟模式。DSP56000配置为正常模式，与连续时钟同步运行。它还设置为16位字，以sck和sc2作为输出。DSP56000的FSL位应设置为0。
AD7890的RFS和TFS输入连接在一起，因此数据同时传输到AD7890和从AD7890传输过来。当DSP56000处于同步模式时，它为对其SC2输出的读写操作提供一个公共帧同步脉冲。它在被应用于AD7890的RFS和TFS输入。
为了监视ad7890上的转换时间，可以使用方案（如前面convst接口示例中所述）。这可以通过连接convst来实现直接连接到DSP56000的IRQA输入。
AD7890–tms320c25/30接口
图16显示了AD7890和tms320c25/30dsp处理器之间的接口电路。AD7890配置为其自时钟模式，在该模式下，它提供串行时钟和帧同步信号。然而，tms320c25/30需要一个连续的串行时钟。在这里概述的方案中，ad7890的主时钟信号clk in用于为处理器提供串行时钟。AD7890的输出SCLK（串行数据参考）是CLK输入信号的延迟版本。CLK输入和SCLK之间的典型延迟为20 ns，在电源和温度上的延迟不超过50 ns。因此，仍将有足够的设置时间，以便在clk-in信号的边缘将数据输出时钟送入dsp。当向AD7890写入数据时，处理器的数据保持时间足够长，以满足两个钟。AD7890的RFS信号连接到处理器的FSX和FSR输入端。处理器可以生成自己的fsx信号，因此如果需要，可以修改接口-使rfs和tfs信号分离，处理器产生fsx信号，fsx信号连接到AD7890的TFS输入。
在这里概述的方案中，用户不必担心监视转换的结束。一旦转换完成，AD7890负责将其转换结果传回处理器。一旦处理器将16位数据接收到串行移位寄存器中，它产生一个内部中断。由于rfs和tfs连接在一起，每当ad7890发送其转换结果时，数据被发送到ad7890的控制寄存器。用户只需确保在转换结束之前设置要写入AD7890控制寄存器的字。作为识别数据已被读入的中断程序的一部分，处理器可以设置下次要写入控制寄存器的数据。
抗锯齿滤波器
AD7890通过MUX输出和SHA输入引脚提供对多路复用器和ADC的单独访问。其原因之一是允许用户在多路复用器和adc之间实现抗锯齿滤波器。在此点插入抗锯齿滤波器的优点是，如果要将一个抗锯齿滤波器放置在多路复用器之前，则一个抗锯齿滤波器可以满足所有八个信道，而不是为每个信道单独设置一个抗锯齿滤波器。
插入mux out和sha in管脚之间的抗混叠滤波器通常是一个低通滤波器，用于去除在采样过程中可能被混叠回带内的高频信号。建议该滤波器为有源滤波器，理想情况下，由AD7890输出的mux驱动高阻抗级，由低阻抗级驱动部分的sha-in。这将消除部件多路复用器对输入信号电压电阻变化的任何影响，也将消除轨道/保持采样输入处的高源阻抗的任何影响。当外部抗混叠滤波器就位时，应通过在CEXT上使用更大的电容来计算与滤波器相关的附加沉降时间。
AD7890性能线性
AD7890的线性度主要由片上12位D/A转换器决定。这是一个分段的DAC为12位积分线性和微分线性进行激光修剪。零件的典型相对数为±1/4 LSB，而典型的DNL误差为±1/2 LSB。
噪声
在a/d转换器中，噪声在直流应用中表现为码不确定性，在fft中表现为噪声地板。
在交流应用中。在像AD7890这样的采样A/D转换器中，从直流到采样频率的1/2，所有关于模拟输入的信息都出现在基带中。跟踪/保持的输入带宽超过奈奎斯特带宽，因此，在存在这样的信号的应用中，应该使用抗混叠滤波器去除输入信号中高于FS/ 2的不希望的信号。
图17显示了使用AD7890的8192个DC输入转换的直方图。模拟输入设置在代码转换的中心。所用的时序和控制顺序如图5所示，其中ADC的性能达到最佳。同样的性能将在自动时钟模式下实现，在该模式下，部件在转换完成后传输其数据。可以看出，几乎所有的代码都出现在一个输出箱中，这表明adc具有非常好的噪声性能。上述图中AD7890-2的均方根噪声性能为81μV。由于AD7893-4上的模拟输入范围和LSB大小是AD7893-2的1.638倍，相同的输出码分布导致AD7893-4的输出均方根噪声为143μV。对于具有8倍于ad7890-2的lsb大小的ad7890-10，代码分布表示648μv的输出rms噪声。
在外部时钟模式下，可以在转换过程中将数据写入控制寄存器或从输出寄存器读取数据。图18中显示的数据与图17中显示的数据相同，只是在这种情况下，为设备读取的输出数据发生在转换期间。这些结果是在串行时钟频率为2.5mhz的情况下实现的。如果使用更高的串行时钟速率，则代码转换噪声将从图18的图中所示的噪声降低。这会在进行位决策时将噪声注入模具，从而增加AD7890产生的噪声。同一直流输入8192次转换的柱状图现在显示，随着AD7890-2的均方根噪声增加到170微伏，码的更大扩展。这种影响将根据转换过程的位试验中串行时钟边缘出现的位置而变化。根据串行时钟边缘与位试用点的关系（即串行时钟边缘与clk in边缘的关系），在转换期间读取时可以达到与在转换之后读取时相同的性能水平。在转换过程中，AD7890上的位决定点位于主时钟（CLK IN）的下降沿上。从噪声的角度来看，在这些点（即sclk的上升沿）上记录新的数据位是最关键的。最关键的位决策是msbs，因此为了达到图18所示的性能水平，在convst上升沿后1微秒内读取应避免。
在转换过程中，将数据写入控制寄存器也会在部件上引入数字活动。但是，由于在写入操作期间没有激活的输出驱动程序，因此在模具上流动的电流量小于读取操作的电流量。因此，注入模具的噪声量小于读取操作的噪声量。图19显示了转换期间写操作的效果。同一dc输入的8192次转换的柱状图现在显示了比理想条件下的代码更大的扩展，但比读取操作的扩展更小。AD7890-2产生的均方根噪声为110μV。在这种情况下，串行时钟频率为10 MHz。
动态性能
AD7890包含一个片上跟踪/保持，允许部件在其任何输入通道上采样高达50 kHz的输入信号。AD7890的许多应用只需要它通过八个通道的低频输入信号进行排序。然而，对于某些应用，转换器输出到40khz输入频率的动态性能值得关注。对于这些宽频带采样应用，建议出于前面概述的原因使用硬件转换启动方法。
这些应用需要有关ADC对输入信号光谱含量影响的信息。规定了信噪比（噪声+失真）、总谐波失真、峰值谐波或杂散以及互调失真。图20显示了一个典型的10 kHz，0 V到+2.5 V输入的FFT图，在AD7890-2以102.4 kHz的采样率进行数字化后。信号对（噪声+失真）为71.5分贝，总谐波失真为-85分贝。应该注意的是，在10兆赫串行时钟转换期间从部件读取数据对动态性能有重大影响。因此，对于采样应用，建议在转换期间不要读取数据。
有效位数
信噪比（噪声+失真）的公式（见术语部分）与转换器的分辨率或位数有关。重写下面的公式，给出了以有效位数（n）表示的性能度量：n=（SNR-1.76）/6.02，其中snr是信噪比。
设备的有效比特数可以根据其测量的信号与（噪声+失真）的比率来计算。图21显示了AD7890-2从DC到40kHz的有效位数与频率的典型关系图。采样频率为102.4khz。该图显示，ad7890将40 kHz的输入正弦波转换为11的有效位数，相当于将信号转换为68 dB的（噪声+失真）电平。
