产品描述
AD9754是TXDAC系列高性能、低功耗CMOS数模转换器（DAC）的第二代宽带14位分辨率成员。txdac系列由8位、10位、12位和14位的pin兼容dac组成，专门针对通信系统的传输信号路径进行了优化。所有设备共享相同的接口选项、小外形封装和引脚，提供基于性能、分辨率和成本的向上或向下组件选择路径。AD9754提供卓越的交流和直流性能，同时支持高达125 msps的更新速率。
AD9754灵活的单电源工作范围为+4.5V至+5.5V，低功耗非常适合便携式和低功耗应用。它的功耗可以进一步降低到仅65兆瓦，性能略有下降，通过降低全尺寸电流输出。此外，断电模式将待机功耗降低到大约20 mw。
AD9754采用先进的CMOS工艺制造。分段电流源结构与专有的开关技术相结合，以减少杂散成分，提高动态性能。边缘触发输入锁存器和1.2v温度补偿带隙基准集成，提供完整的单片dac解决方案。
数字输入支持+2.7V和+5V CMOS逻辑系列。
TXDAC是模拟设备公司的注册商标。
受美国专利号5450084、5568145、5689257、5612697和5703519保护。
AD9754是一个电流输出DAC，标称满标度输出电流为20毫安，输出阻抗大于100 kΩ。
提供差动电流输出以支持单端或差动应用。两个电流输出之间的匹配确保在差分输出配置中增强动态性能。电流输出可直接连接到输出电阻器，以提供两个互补的单端电压输出或直接馈入变压器。输出电压符合范围为1.25v。
片上参考和控制放大器的配置是为了最大的准确性和灵活性。AD9754可以由片上参考电压或各种外部参考电压驱动。内部控制放大器提供宽（>10:1）调节范围，允许AD9754满标度电流在2毫安至20毫安范围内调节，同时保持良好的动态性能。因此，ad9754可以在降低的功率电平下工作，或者可以在20db范围内进行调整以提供额外的增益测距能力。AD9754有28个铅SOIC和TSSOP封装。规定在工业温度范围内运行。
产品亮点
1、AD9754是宽带TXDAC高性能产品系列的一员，它提供基于分辨率（8到14位）、性能和成本的向上或向下组件选择路径。全系列TXDAC均采用工业标准插脚。
2、AD9754采用CMOS工艺制造，采用了一种特殊的开关技术，可以提高动态性能，而不是以前由功率/成本更高的双极或BiCMOS器件所能达到的性能。
3、在芯片上，边缘触发输入cmos锁存器容易与+2.7v到+5v的cmos逻辑家族接口。AD9754可以支持高达125 msps的更新速率。
4、灵活的单电源工作范围为+4.5 V至+5.5 V，宽的满量程电流调整范围为2毫安至20毫安，允许AD9754在较低的功率水平下工作。
5、AD9754的电流输出可以容易地配置为各种单端或差分电路拓扑。
规范的定义
线性误差（也称为积分非线性或inl）线性误差定义为实际模拟输出与理想输出的最大偏差，由从零到满刻度的直线确定。
微分非线性（或dnl）
dnl是模拟值变化的度量，标准化为满标度，与数字输入代码的1lsb变化相关。
偏移误差
输出电流与理想零点的偏差称为偏移误差。对于iouta，当所有输入均为0时，预期输出为0毫安；对于ioutb，当所有输入均设置为1时，预期输出为0毫安。
增益误差
实际输出量程与理想输出量程之差。实际量程由所有输入设置为1s时的输出值减去所有输入设置为0s时的输出值确定。
输出符合范围
电流输出数模转换器输出端允许的电压范围。超过最大柔度极限的操作可能导致输出级饱和或崩溃，从而导致非线性性能。
温度漂移
温度漂移被指定为从环境（+25°C）值到tmin或tmax值的最大变化。对于偏移和增益漂移，以每°C满标度范围（fsr）的ppm为单位报告该漂移。对于参考漂移，以每°C的ppm为单位报告该漂移。
电源抑制
当电源在指定范围内变化时，满标度输出的最大变化。
沉降时间
从输出转换开始测量，输出达到并保持在其最终值的指定误差带内所需的时间。
故障脉冲
dac中的非对称切换时间会产生不期望的输出瞬态，这些瞬态可由故障脉冲量化。它被指定为pv-s中故障的净面积。
无杂散动态范围
输出信号的均方根振幅与指定带宽上的峰值杂散信号之间的差，单位为分贝。
总谐波失真
thd是前六个谐波分量的均方根值之和与被测输出信号的均方根值之比。它以百分比或分贝（db）表示。
多音功率比
包含多个等幅载波音调的输出的无杂散动态范围。它被测量为载波音调的rms振幅与去除音调区域中的峰值杂散信号之间的差。
功能描述
图16显示了AD9754的简化框图。AD9754由一个大的PMOS电流源阵列组成，能够提供高达20毫安的总电流。该阵列被分成31个相等的电流，组成5个最高有效位（msb）。接下来的四位或中间位由15个相等的电流源组成，其值为msb电流源的1/16。其余的lsb是中位数电流源的二进制加权分数。使用电流源而不是r-2r梯形图实现中低位，提高了多音或低振幅信号的动态性能，有助于保持dac的高输出阻抗（即，>100kΩ）。
所有这些电流源通过pmos差动电流开关切换到两个输出节点（即iouta或ioutb）中的一个或另一个。这些交换机基于一种新的体系结构，这种结构极大地提高了失真性能。这种新的开关结构减少了各种定时误差，并为差动电流开关的输入提供匹配的互补驱动信号。
AD9754的模拟和数字部分具有独立的电源输入（即AVDD和DVD）。数字部分由边缘化锁存器和分段解码逻辑电路组成，能够工作在125 msps的时钟速率和+2.7v到+5.5v的工作范围内。模拟部分可在+4.5v至+5.5v范围内工作，包括pmos电流源、相关差分开关、1.20v带隙基准电压源和基准控制放大器。
满标度输出电流由参考控制放大器调节，并可通过外部电阻rset从2毫安设置为20毫安。外部电阻，结合参考控制放大器和电压参考VREFIO，设置参考电流IREF，该IREF被镜像到具有适当比例因子的分段电流源。满标度电流ioutfs是iref值的32倍。
AD9754提供互补电流输出，IOUTA和IOUTB。iouta将提供一个接近满标度的电流输出，ioutfs，当所有位都很高时（即dac代码=16383），而ioutb，互补输出，不提供电流。在iouta和ioutb处出现的电流输出是输入代码和ioutfs的函数，可以表示为：
IOUTA = (DAC CODE/16384) × IOUTFS (1)
IOUTB = (16383 – DAC CODE)/16384 × IOUTFS (2)，
其中DAC代码=0到16383（即十进制表示）。
如前所述，ioutfs是参考电流iref的函数，其名义上由参考电压vrefio和外部电阻rset设置。它可以表示为：
IOUTFS = 32 × IREF (3)
where IREF = VREFIO/RSET (4)
两个电流输出通常直接或通过变压器驱动电阻负载。如果需要直流耦合，iouta和ioutb应直接连接到与模拟公共线acom相连的匹配电阻负载rload。请注意，rload可以表示iouta或ioutb看到的等效负载电阻，就像双端接50Ω或75Ω电缆的情况一样。出现在iouta和ioutb节点的单端电压输出很简单：
VOUTA = IOUTA × RLOAD (5)
VOUTB = IOUTB × RLOAD (6)
请注意：vouta和voutb的满标度值不应超过指定的输出符合性范围，以保持指定的失真和线性性能。
IOUTA和IOUTB上出现的差分电压Vdiff为：
VDIFF = (IOUTA – IOUTB) × RLOAD (7)
替换iouta、ioutb和iref的值；vdiff可以表示为：
VDIFF = {(2 DAC CODE – 16383)/16384} × VDIFF = {(32 RLOAD/RSET) × VREFIO (8)
最后两个方程突出了AD9754差动操作的一些优点。首先，差分操作将有助于消除与iouta和ioutb相关联的共模误差源，例如噪声、失真和直流偏移。其次，差分码相关电流和后续电压vdiff是单端电压输出值（即vouta或voutb）的两倍，从而为负载提供两倍的信号功率。
注意：AD9754的单端（VOUTA和VOUTB）或差分输出（VDIFF）的增益漂移温度性能可以通过为RLOAD和RSET选择温度跟踪电阻来增强，因为它们的比率关系如等式8所示。
参考操作
AD9754包含一个内部1.20 V带隙基准，可以很容易地被外部基准禁用和覆盖。refio用作输入或输出，这取决于选择的是内部引用还是外部引用。如果reflo连接到acom，如图17所示，则激活内部参考，refio提供1.20 V输出。在这种情况下，内部基准必须用0.1μf或更大的陶瓷片电容器从refio到reflo进行外部补偿。此外，如果需要任何额外的负载，refio应使用输入偏置电流小于100na的外部放大器进行缓冲。
通过将reflo连接到avdd可以禁用内部引用。在这种情况下，外部参照可以应用于refio，如图18所示。外部基准可以提供固定的基准电压以提高精度和漂移性能，或者提供用于增益控制的可变基准电压。注意，由于内部基准被禁用，不需要0.1μf补偿电容器，并且refio的高输入阻抗（即1 mΩ）将外部基准的任何负载最小化。
参考控制放大器
AD9754还包含一个内部控制放大器，用于调节DAC的满标度输出电流IOUTF。控制放大器被配置为V-I转换器，如图18所示，其电流输出IREF由VREFIO和外部电阻RSET的比值，如方程式4所述。IREF被复制到分段的电流源，并使用适当的比例因子来设置IOUTF，如等式3所述。
控制放大器允许宽（10:1）调节范围
通过将IREF设置在62.5微安到625微安之间，IOUTF在2毫安到20毫安范围内。IOUTF的宽调节范围提供了几个应用程序优点。第一个好处直接与AD9754的功耗有关，它与IOUTF成比例（请参阅功耗部分）。第二个好处是20分贝的调整，这是有益的系统增益控制的目的。
参考控制放大器的小信号带宽约为0.5mhz。控制放大器的输出通过150 pf电容器进行内部补偿，该电容器限制控制放大器的小信号带宽并降低其输出阻抗。由于-3db带宽对应于主极点，因此时间常数，在这种情况下，控制放大器对阶跃参考输入响应的稳定时间可以近似，时间常数可以近似为320ns。
有两种方法可以改变固定资源集的IREF。第一种方法适用于内部基准被禁用的单电源系统，并且refio的共模电压在其1.25 v到0.10 v的遵从范围内变化。refio可以由单电源放大器或dac驱动，从而允许对固定rset改变iref。自从refio的输入阻抗约为1 mΩ，可以使用在电压模式拓扑中配置的简单、低成本的r-2r梯形dac来控制增益。该电路如图19所示，使用AD7524和外部1.2V参考电压AD1580。
第二种方法可用于双电源系统中，其中refio的共模电压是固定的，并且iref由经由放大器施加到rset的外部电压vgc来改变。该方法的一个例子如图25所示，其中使用内部参考将控制放大器的共模电压设置为1.20 V。外部电压Vgc参考ACOM，且不应超过1.2 V。
rset使得irefmax和irefmin分别不超过62.5μa和625μa。图20中的相关方程可用于确定rset的值。
模拟输出
AD9754产生两个互补电流输出，IOUTA和IOUTB，可以配置为单端或差分操作。iouta和ioutb可以转换成互补的单端电压输出，vouta和
voutb，通过负载电阻rload，如dac传输函数部分中由等式5到8所述。vouta和voutb之间存在的差分电压vdiff也可以通过变压器或差分放大器配置转换为单端电压。
图21显示了AD9754的等效模拟输出电路，该电路由与每个分段电流源相关联的PMOS差动电流开关的并行组合组成。iouta和ioutb的输出阻抗由pmos开关的等效并联组合确定，通常为100kΩ与5pf并联。由于pmos器件的性质，输出阻抗也略微依赖于输出电压（即vouta和voutb），并且在较小程度上依赖于模拟电源电压、avdd和满标度电流ioutfs。虽然输出阻抗的信号依赖性可能是直流非线性和交流线性（即失真）的来源，但如果注意到某些预防措施，其效果可能会受到限制。
iouta和ioutb也有一个负电压和正电压符合范围。负输出合规范围-1.0V由CMOS工艺的击穿极限设定。超过此最大限制的操作可能导致输出级故障，并影响AD9754的可靠性。正输出符合性范围略微依赖于满标度输出电流ioutfs。当IOUTFs=20毫安时，其标称电压从1.25伏略微降低至1.00伏（当IOUTFs=2毫安时）。超过正柔度范围的操作将导致输出信号的限幅，严重降低AD9754的线性度和失真性能。
对于需要最佳直流线性度的应用，iouta和/或ioutb应通过i-v运放配置保持在虚拟地面上。将iouta和/或ioutb保持在虚拟地上，保持ad9754的输出阻抗不变，显著降低其对线性的影响。然而，由于i-v运放的限制，它不一定导致最佳失真性能。注意，AD9754的INL/DNL规格是使用IOUTA以这种方式测量的。此外，在+4.5 V至+5.5 V的指定电源范围内，这些直流线性规范几乎不受影响。
以差分或单端输出配置在iouta和ioutb处降低电压输出摆幅的情况下操作ad9754，减少其输出阻抗的信号依赖性，从而增强失真性能。虽然IOUTA和IOUTB的电压符合范围从-1.0V扩展到+1.25V，但当IOUTA和IOUTB的最大满标度信号不超过约0.5V时，可获得最佳失真性能。适当选择带有接地中心抽头的变压器将允许AD9754提供所需的功率和电压L在IOUTA和IOUTB处保持降低电压波动的同时，水平于不同负载。需要差动或单端输出配置的直流耦合应用应相应地调整负载大小。有关各种输出配置的示例，请参阅应用AD9754一节。
在AD9754的失真和噪声性能中最显著的改进是使用差分输出配置实现的。通过变压器或差分放大器的共模抑制，iouta和ioutb的共模误差源都可以大大减小。这些共模误差源包括偶阶畸变产物和噪声。随着重构波形频率含量的增加和/或振幅的减小，失真性能的增强变得更加显著。
AD9754的失真和噪声性能也略微取决于模拟和数字电源以及满标度电流设置IOUTF。在5.0V电压下操作模拟电源可确保其内部PMOS电流源和差分开关的最大余量，从而改善失真性能。虽然ioutfs可以设置在2毫安到20毫安之间，但是选择20毫安的ioutfs将提供最好的失真和噪声性能，如图13所示。AD9754的噪声性能受数字电源（DVD）、输出频率的影响，并随着时钟频率的增加而增加，如图8所示。在3 V到3.3 V之间的低电压逻辑电平下操作AD9754将稍微减少片上数字噪声的数量。
总之，ad9754在以下条件下实现最佳失真和噪声性能：
（1）、差动操作。
（2）、IOUTA和IOUTB处的正电压摆动限制在+0.5V。
（3）、IOUTF设置为20毫安。
（4）、模拟电源（AVDD）设置为5.0V。
（5）、数字电源（DVD）设置为3.0 V至3.3 V，具有适当的逻辑电平。
注意：AD9754的交流性能是在上述操作条件下表征的。
数字输入
AD9754的数字输入由14个数据输入引脚和一个时钟输入引脚组成。14位并行数据输入遵循标准正二进制编码，其中db13是最高有效位（msb），db0是最低有效位（lsb）。当所有数据位都在逻辑1时，iouta产生满标度输出电流。ioutb产生一个互补输出，两个输出之间的满标度电流分割作为输入代码的函数。
数字接口使用边缘触发的主从锁存器来实现。DAC输出随时钟上升沿更新，如图1所示，其设计支持高达125 msps的时钟速率。时钟可以在满足指定锁存脉冲宽度的任何占空比下工作。只要满足指定的最小时间，设置和保持时间也可以在时钟周期内改变，尽管这些过渡边缘的位置可能影响数字馈送和失真性能。当输入数据在50%占空比时钟的下降沿上转换时，通常会获得最佳性能。
数字输入是与逻辑阈值兼容的CMOS，
vThreshold，设置为大约一半的数字正极电源（DVD）或vThreshold=dvdd/ 2（±20%）AD9754的内部数字电路能够在2.7 V至5.5 V的数字电源范围内工作。因此，当设置DVD以适应TTL驱动器VOH（最大）的最大高电平电压时，数字输入也可以适应TTL电平。3伏到3.3伏的dvdd通常可以确保与大多数ttl逻辑系列的适当兼容性。图22显示了数据和时钟输入的等效数字输入电路。睡眠模式输入与此类似，只是它包含一个活动下拉电路，因此确保在保持此输入断开的情况下，AD9754保持启用状态。
由于ad9754能够被更新到125 msps，所以时钟和数据输入信号的质量对于实现最佳性能非常重要。在逻辑摆动减小的情况下操作AD9754和相应的数字电源（DVD）将导致最低的数据馈通和片内数字噪声。应指定数字数据接口电路的驱动器，以满足AD9754的最小设置和保持时间以及其所需的最小/最大输入逻辑电平阈值。
数字信号路径应保持较短且运行长度匹配，以避免传播延迟失配。在AD9754数字输入和驱动器输出之间插入一个低值电阻网络（即20Ω到100Ω）可能有助于减少导致数据馈通的数字输入处的任何过冲和振铃。对于较长的运行长度和较高的数据更新率，应考虑采用带适当终端电阻的带状线技术，以保持“干净”的数字输入。
外部时钟驱动电路应为AD9754提供满足最小/最大逻辑电平的低抖动时钟输入，同时提供快速边缘。快速时钟边缘将有助于最小化任何抖动，这将表现为相位噪声在一个重建的波形。因此，时钟输入应该由适合应用的最快逻辑系列驱动。
注意，时钟输入也可以通过正弦波驱动，正弦波以数字阈值（即dvdd/2）为中心，并满足最小/最大逻辑阈值。这通常会导致相位噪声的轻微退化，这在较高的采样率和输出频率下变得更加明显。此外，在较高的采样率下，应考虑数字逻辑阈值的20%公差，因为它将影响有效的时钟占空比，并随后减少所需的数据设置和保持时间。
输入时钟和数据定时关系
dac中的信噪比取决于时钟边缘的位置与输入数据改变的时间点之间的关系。AD9754是正边缘触发的，因此在数据传输接近该边缘时表现出信噪比灵敏度。一般来说，应用ad9754的目的是使数据转换接近负时钟边缘。随着采样率的增加，这一点变得更加重要。图23显示了信噪比与时钟位置的关系。
睡眠模式操作
AD9754具有断电功能，可在2.7 V至5.5 V的指定电源范围和温度范围内关闭输出电流并将电源电流减小至8.5毫安以下。此模式可通过将逻辑电平“1”应用于休眠引脚来激活。此数字输入还包含一个活动下拉电路，确保在保持此输入断开的情况下，AD9754保持启用状态。AD9754断电所需时间不到50纳秒，恢复供电所需时间约为5微秒。
功耗
AD9754的功耗PD取决于几个因素，包括：（1）AVDD和DVD，电源电压；（2）IOUTF，满标度电流输出；（3）FClock，更新率；（4）重建的数字输入波形。功耗与模拟电源电流、IAVDD和数字电源电流成正比，IDVDD。iavdd与ioutfs成正比，如图24所示，对fclock不敏感。
相反，idvdd依赖于数字输入波形、fclock和数字电源dvdd。图25和26显示了idvdd，它是dvdd=5v和dvdd=3v时各种更新率的全刻度正弦波输出比（fout/fclock）的函数。注意，当dvdd从5v降低到3v时，idvdd如何降低超过2倍。
AD9754应用
输出配置
以下各节说明AD9754的一些典型输出配置。除非另有说明，否则假定ioutfs设置为标称20毫安。对于需要最佳动态性能的应用，建议采用差分输出结构。差分输出配置可以包括rf变压器或差分运算放大器配置。变压器配置提供最佳的高频性能，建议用于任何允许交流耦合的应用。差分运放结构适用于需要直流耦合、双极输出、信号增益和/或电平移位的应用。
单端输出适用于需要单极电压输出的应用。如果iouta和/或ioutb连接到适当大小的负载电阻器rload（简称acom），则会产生正单极输出电压。这种配置可能更适合需要直流耦合、接地参考输出电压的单电源系统。或者，可以将放大器配置为i-v转换器，从而将iouta或ioutb转换为负单极电压。由于iouta或ioutb保持在虚拟地面上，这种配置提供了最佳的直流线性度。注意，iouta提供的性能略优于ioutb。
变压器差动耦合
射频变压器可用于执行差分到单端信号转换，如图27所示。差分耦合变压器输出为光谱含量在变压器通频带内的输出信号提供最佳失真性能。微型电路t1-1t等rf变压器在较宽的频率范围内对共模失真（即偶次谐波）和噪声提供了极好的抑制。它还提供了电气隔离和向负载提供两倍功率的能力。具有不同阻抗比的变压器也可用于阻抗匹配目的。注意，变压器仅提供交流耦合。
变压器一次侧的中心抽头必须连接到ACOM，为IOUTA和IOUTB提供必要的直流电流路径。iouta和ioutb（即vouta和voutb）处出现的互补电压在acom周围对称摆动，应保持在ad9754规定的输出符合范围内。差动电阻器rdiff可插入应用中，其中变压器的输出通过无源重构滤波器或电缆连接到负载rload。rdiff由变压器的阻抗比决定，并提供适当的电源端接，从而导致低vswr。注意，大约一半的信号功率将通过rdiff消散。
使用运放的差动
运算放大器也可用于执行差分到单端转换，如图28所示。AD9754配置有两个25Ω的等负载电阻rload。在iouta和ioutb上产生的差分电压通过差分运算放大器配置转换为单端信号。可选的电容器可以安装在iouta和ioutb上，在低通滤波器中形成一个真正的极。该电容器的加入还通过防止dac的高旋转输出过载运算放大器的输入，提高了运算放大器的失真性能。
这种结构的共模抑制通常由电阻匹配决定。在该电路中，差分运算放大器电路被配置为提供一些额外的信号增益。运算放大器必须从双电源工作，因为其输出约为±1.0V。高速放大器，如AD8055或AD9632，能够保持差分图28.应选择在满足其他系统级目标（即成本、功率）的同时使用AD9754运算放大器性能的直流差分耦合。优化该电路时，应考虑运算放大器的差动增益、增益设置电阻值和满标度输出摆幅能力。
图29中所示的差动电路提供了单电源系统所需的必要电平变换。在这种情况下，作为ad9754和运算放大器的正模拟电源的avdd也用于将ad9754的差分输出电平移位到中间电源（即avdd/2）。AD8041是适用于这种应用的运算放大器。
单端无缓冲电压输出
图30显示AD9754配置为为为双端接50Ω电缆提供约0 V至+0.5 V的单极输出范围，因为20毫安的标称满标度电流IOUTF流过25Ω的等效负载。在这种情况下，rload表示iouta或ioutb看到的等效负载电阻。未使用的输出（iouta或ioutb）可以直接或通过匹配的rload连接到acom。只要符合正柔度范围，就可以选择不同的ioutfs和rload值。此模式中的另一个考虑因素是积分非线性（inl），如本数据表模拟输出部分所述。为了获得最佳的inl性能，建议采用单端缓冲电压输出结构。
单端缓冲电压输出配置
图31显示了缓冲单端输出配置，其中运算放大器U1对AD9754输出电流执行I-V转换。u1将iouta（或ioutb）保持在虚拟地面上，从而最小化了模拟输出部分中讨论的非线性输出阻抗对dac的inl性能的影响。虽然这种单端配置通常提供最佳的直流线性性能，但其在较高的dac更新速率下的交流失真性能可能会受到u1的旋转能力的限制。U1提供负单极输出电压，其满标度输出电压只是RFB和IOUTF的乘积。满标度输出应通过调整IOUTF和/或RFB在U1的电压输出摆幅能力内设置。交流失真性能的改善可能导致ioutfs的降低，因为随后需要接收的信号电流u1将降低。
电源和接地注意事项，电源拒绝
许多应用要求在不太理想的工作条件下获得高速和高性能。在这些电路中，印制电路板设计的实现和结构与电路设计同等重要。必须使用适当的射频技术进行设备选择、放置和布线，以及电源旁路和接地，以确保最佳性能。图39-44说明了在AD9754评估板上实现的推荐印刷电路板接地、电源和信号平面布局。
可测量地影响系统性能的一个因素是dac输出抑制叠加在模拟或数字直流配电（即avdd、dvdd）上的直流变化或交流噪声的能力。这称为电源抑制比（PSRR）。对于电源的直流变化，dac的结果性能直接对应于与dac的满标度电流ioutfs相关联的增益误差。直流电源上的交流噪声在配电由开关电源产生的应用中很常见。通常，开关电源噪声会在几十kHz到几MHz的频谱范围内出现。在这个频率范围内，AD9754 AVDD电源的PSRR与频率的关系如图32所示。
注意：图32中的单位是（安培输出）/（伏特输入）的单位。模拟电源上的噪声有调制内部开关的作用，因此也有调制输出电流的作用。因此，直流电源上的电压噪声将以非线性方式添加到所需输出。由于这些交换机的相对大小不同，psrr非常依赖于代码。这会产生一种混合效应，可以将低频电源噪声调制到更高的频率。当满标度电流指向其中一个差分dac输出时，将发生最坏情况下的psrr。因此，图32中的psrr测量表示数字输入保持静态并且20毫安的满标度输出电流被定向到被测量的dac输出的最坏情况。
举例说明电源噪声对模拟电源的影响。假设开关频率为250 kHz的开关调节器产生10 mV rms的噪声，为了简单起见（即忽略谐波），所有这些噪声集中在250 kHz。为了计算这些不希望出现的噪声中有多少将作为施加在dac满标度电流ioutfs上的电流噪声出现，必须使用图32在250khz下确定psrr（单位：db）。计算给定的psrrrload，使得psrr的单位从a/v转换为V/V，按比例因子20×对数调整图32中的曲线（RLoad）。例如，如果rload为50Ω，则psrr减少34 db（即，在1 mhz时dac的psrr，在图32中为74 db，变为40 db vout/vin）。
在任何高速、高分辨率的系统中，正确的接地和解耦应是首要目标。AD9754具有独立的模拟和数字电源和接地引脚，以优化系统中模拟和数字接地电流的管理。一般来说，模拟电源avdd应与模拟公共端acom分离，尽可能靠近芯片。同样，数字电源dvdd应尽可能地与dcom在物理上分离。
对于那些需要模拟和数字电源的单个+5V或+3V电源的应用，可以使用图33所示的电路生成干净的模拟电源。该电路由带独立电源和回流线的差分lc滤波器组成。使用低esr型电解和钽电容器可以获得较低的噪声。
应用
保持电源和地面的低噪声是从AD9754获得最佳结果的关键。如果实施得当，接地平面可以在高速电路板上执行一系列功能：旁路、屏蔽电流传输等。在混合信号设计中，电路板的模拟和数字部分应相互区别，模拟接地平面应限制在覆盖模拟信号迹线的区域内，而数字tal地平面仅限于覆盖数字互连的区域。
DAC、参考和其他模拟元件的所有模拟接地引脚应直接连接到模拟接地平面。两个接地平面应通过DAC下方或1/2英寸内1/8至1/4英寸宽的路径连接，以保持最佳性能。应注意确保地平面在关键信号路径上不间断。在数字方面，这包括运行到dac的数字输入线以及任何时钟信号。在模拟侧，这包括dac输出信号、参考信号和电源馈线。
还建议在电力线路布线中使用宽梯段或平面。这起到了双重作用：为部件提供低串联阻抗电源，以及为适当的接地平面提供一些“自由”电容去耦。在信号和电源-接地互连的布局中必须小心，以避免在信号-接地路径中引起外部电压降。建议所有连接都要短、直接，并且尽可能靠近封装，以尽量减少不同电流之间传导路径的共享。当运行长度超过一英寸时，应考虑带适当终端电阻的带状线技术。该电阻的必要性和值将取决于所使用的逻辑系列。
有关高速、混合信号印刷电路板的实现和构造的更详细讨论，请参阅模拟设备的应用说明AN-280和AN-333。
多音性能考虑和表征
高速dacs的频域性能传统上是通过分析重建的满标度（即0 dbfs）的频谱输出、特定输出频率下的单音正弦波和更新率来表征的。尽管这种特征数据是有用的，但是对于重建的多音或扩频波形，它通常不足以反映dac的性能。事实上，在带限波形的最高指定频率（即，fh）下使用满标度的单音来评估dac的频谱性能通常表示该给定波形的dac的“最坏情况”性能。在时域中，该满标度正弦波表示该带限信号将遇到的最低峰均方根比或峰值因子（即v peak/v rms）。
预失真dac的数字输入信号，以补偿与信号链中随后的模拟组件相关联的非线性。例如，与功率放大器相关联的信号压缩可以通过使用功率放大器的逆非线性传递函数预失真dac的数字输入来补偿。在这两种情况下，应仔细评估dac在降低信号电平下的性能。
全尺度单音将导致dac中存在的所有动态和静态非线性，这些非线性会导致dac的失真，从而导致sfdr的性能。参考图3，随着重建的全尺寸单音波形频率的增加，任何dac（即ad9754）的动态非线性倾向于占主导地位，从而有助于其sfdr性能的衰减。然而，与大多数采用r-2r梯形图进行低比特电流分段的dac不同，ad9754（以及其他txdac成员）在失真性能方面表现出改进，因为单音的振幅从其满标度水平降低。如果将sfdr性能与不同振幅（即0 dbfs、-6 dbfs和-12 dbfs）下的频率以及图4至图7所示的采样率进行比较，则在降低的信号电平下失真性能的这种改善是明显的。在dac传输函数的整个范围内保持良好的“小规模”线性度对于保持良好的多音性能也是至关重要的。
尽管描述dac的多音性能往往是针对具体应用的，但通过评估dac在不同时钟速率和载波频率下的单、双和多音测试向量的扫频功率（即振幅）性能，也可以获得对dac潜在性能的更多了解。当重建特定波形时，dac在不同的时钟速率下进行评估，该波形的幅度从满标度（即0 dbfs）以3db增量减小。对于每个特定波形，可以在图9-11所示的不同测试时钟速率下生成显示sfdr（超过nyquist）性能与振幅的关系图。请注意，每个图中的载流子-总锁比率保持不变。在每种情况下，当振幅从0 dbfs减小到大约-9.0 dbfs时，可以看到sfdr性能的改善。
多音测试向量可以由多个等幅、间隔的载波组成，每个载波代表图37a所示的定义带宽内的信道。在许多情况下，一个或多个音调被去除，以便可以评估dac的互调失真性能。与dac相关联的非线性将产生虚假音调，其中一些音调可能会回落到“空”信道中，从而限制信道的载波噪声比。根据系统的光谱掩模和滤波要求，落入感兴趣频带之外的其他杂散分量也可能很重要。
这个特殊的测试向量集中在奈奎斯特带宽（即fclock/4），通带为fclock/16。将音调集中在较低的区域（即fclock/10）将导致性能的提高，而将音调集中在较高的区域（即fclock/2.5）将导致性能的降低。
应用程序使用AD9754的VDSL应用程序
甚高频数字用户线（vdsl）技术在需要短距离数据传输的应用中发展迅速。采用qam调制，以多个离散音调传输数据，可以获得较高的数据速率。
与其他多音应用一样，每个vdsl音调能够根据该音调周围窄带中的信噪比（snr）发送给定数量的比特。音调在几kHz到10 MHz的范围内均匀分布。在这个范围的高频端，性能通常受到电缆特性和环境因素（如外部干扰）的限制。在较低频率下的性能更依赖于信号链中组件的性能。除了带内噪声外，来自其他音调的互调也可能潜在地干扰给定音调的数据恢复。图35中的两个图表示一个500音调的丢失的二进制测试向量，频率均匀分布在400赫兹到10兆赫之间。这个测试通常是为了确定失真是否会限制在一个音调中传输的比特数。测试向量具有一系列约750 kHz的丢失音调（如图35A所示）和一系列约5 MHz的丢失音调（如图35B所示）。在这两种情况下，发射音调和空盒之间的伪自由范围大于60 dB。
CDMA
载波分频多址（cdma）是一种空中发射/接收方案，其中发射路径中的信号用伪随机数字码（有时称为扩频码）调制。这样做的效果是将发送的信号扩展到一个很宽的频谱。与dmt波形类似，包含多个用户的cdma波形可以被描述为具有高峰值平均比（即峰值因子），从而要求在发送信号路径中具有高度线性分量。频谱的带宽由正在使用的cdma标准定义，并且在操作中通过使用具有特定特性的扩频码来实现。
传输路径中的失真可能导致功率被传输出定义的频带。带内发射功率与带外发射功率之比通常被称为相邻信道功率（acp）。这是一个监管问题，因为有可能干扰通过空气传输的其他信号。监管机构在传输带外定义了一个光谱屏蔽，而ACP必须在这个屏蔽之下。如果传输路径中的失真导致acp高于光谱掩模，则需要滤波或不同的组件选择来满足掩模要求。
图36显示了在使用AD6122 CDMA 3V发射机中频子系统的W-CDMA发射机应用中使用的AD9754的示例。AD6122具有外部增益控制和低失真特性等功能，这些功能是高级相邻信道功率（ACP）要求WCDMA。
图37显示AD9754重建宽带，或W-CDMA测试向量，带宽为5 MHz，中心频率为15.625 MHz，采样速率为62.5 msps。给定测试向量的acp在70db处测量。
AD9754评估委员会概述
AD9754-EB是AD9754 14位DAC转换器的评估板。在任何需要高分辨率、高速转换的应用中，用户都可以通过对版图和电路设计的仔细关注，结合原型区，轻松有效地评估AD9754。
该板允许用户灵活地在各种配置中操作AD9754。可能的输出配置包括变压器耦合、电阻端接、逆变/非逆变和差动放大器输出。数字输入被设计成直接从不同的字发生器驱动，板载选择增加一个电阻网络，以适当的负载终止。还制定了操作AD9754的内部或外部参考或行使掉电功能的规定。
