特征
双极输入范围；针对针兼容；ADS7841和ADS8341；单电源：2.7V至5V；4通道单端或双通道差分输入：高达100kHz的转换率；86dB辛纳德；串行接口；SSOP-16包。
应用
数据采集；试验和测量；工业过程控制个人数字助理；电池供电系统。
描述
ADS8343是一个带同步串行接口的4通道16位采样模数转换器。典型的功耗是8mw，100khz吞吐率和+5v电源。参考电压（vref）可以在500mv和vcc/2之间变化，提供相应的输入电压范围±vref。该装置包括一种关机模式，可将功耗降低至15微瓦以下。ADS8343可确保低至2.7V的工作电压。
低功耗、高速和板载多路复用器使ADS8343成为个人数字助理、便携式多通道数据记录器和测量设备等电池供电系统的理想选择。串行接口还为远程数据采集提供低成本隔离。ADS8343采用SSOP-16封装，可确保温度范围在-40°C至+85°C之间。
操作理论
ADS8343是一种典型的逐次逼近寄存器A/D转换器。该体系结构基于电容再分配，电容再分配本质上包括采样和保持功能。该转换器采用0.6μm cmos工艺制造。
ADS8343的基本操作如图1所示。设备需要外部参考和外部时钟。它从2.7V到5.25V的单一电源工作。外部参考电压可以是500MV到+VCC/2之间的任何电压。参考电压的值直接设置转换器的输入范围。平均参考输入电流取决于ADS8343的转换率。
转换器的模拟输入是差分的，通过4通道多路复用器提供。输入可参考COM引脚上的电压（通常为VREF）提供，或通过使用四个输入通道中的两个（CH0-CH3）进行差分。可通过数字接口选择特定配置。
模拟输入是双极性和全差分的。驱动ADS8343模拟输入的一般方法有两种：单端或差分，如图2所示。
当输入为单端时，COM输入保持在固定电压。chx输入在同一电压附近摆动，峰峰值振幅为2•vref。VREF的值决定了公共电压变化的范围，如图3所示。
当输入为差分时，输入的振幅是chx和com输入之间的差值。电压或信号对这两个输入都是公共的。每个输入的峰间振幅是关于这个公共电压的vref。然而，由于输入为180°异相，因此差分电压的峰值振幅为2•vref。vref的值还决定了两个输入可能共用的电压范围，如图4所示。
在每种情况下，应注意确保驱动chx和com输入的源的输出阻抗匹配。如果没有观察到这一点，两个输入可能有不同的沉降时间。这可能会导致偏移误差、增益误差和线性误差，这些误差随温度和输入电压的变化而变化。如果阻抗不能匹配，可以通过给ADS8343额外的采集时间来减小误差。
模拟输入上的输入电流取决于许多因素：采样率、输入电压和源阻抗。本质上，进入ADS8343的电流在采样期间为内部电容器阵列充电。该电容充满电后，不再有输入电流。
必须注意绝对模拟输入电压。在这些范围之外，转换器的线性度可能不符合规范。最小/最大额定值请参考电气特性表。
参考输入
外部参考设置模拟输入范围。ADS8343将在500毫伏至+VCC/2的参考电压范围内工作。请记住，模拟输入是chx输入和com输入之间的区别，如图5所示。例如，在单端模式下，当VREF和COM引脚设置为1.25V时，所选输入通道（CH0-CH3）将正确数字化相对于GND在0V到2.50V范围内的信号。如果COM引脚连接到2.0V，则所选通道上的输入范围为0.75V到3.25V。
参考输入及其宽电压范围有几个关键项。随着参考电压的降低，每个数字输出码的模拟电压权重也降低。这通常被称为lsb（最低有效位）大小，等于参考电压除以65536。随着参考电压的降低，a/d转换器中固有的任何偏移或增益误差都会随着lsb尺寸的增大而增大。例如，如果给定转换器的偏移量为2LSB（参考电压为2.5V），则通常为10LSB（参考电压为0.5V）。在每种情况下，设备的实际偏移量相同，为76微伏。
随着lsb尺寸的减小，数字化输出的噪声或不确定性增大。在500毫伏的参考电压下，LSB的尺寸为7.6微伏。这个水平低于设备的内部噪音。因此，数字输出码将不稳定，并且在平均值周围变化若干lsb。输出码的分布将是高斯的，通过简单地平均连续的转换结果或应用数字滤波器可以降低噪声。
在参考电压较低的情况下，应注意提供干净的布局，包括足够的旁路、干净的（低噪声、低纹波）电源、低噪声参考和低噪声输入信号。由于lsb的尺寸较小，转换器对附近的数字信号和电磁干扰也会更敏感。
VREF输入的电压没有缓冲，直接驱动ADS8343的电容器数模转换器（CDAC）部分。通常，输入电流为13微安，参考电压为2.5V。根据转换结果，该值将随微安而变化。基准电流随转换率和基准电压的增大而减小。由于来自基准的电流是在每一位判决上提取的，所以在给定的转换期间更快地对转换器进行时钟控制不会减少来自基准的总电流消耗。
数字接口
图6显示了ADS8343数字接口的典型操作。此图假设数字信号源是具有基本串行接口的微控制器或数字信号处理器（请注意，数字输入可承受高达5.5V的过电压，而不考虑+VCC）。处理器和转换器之间的每个通信由八个时钟周期组成。一个完整的转换可以通过三个串行通信来完成，在dclk输入上总共24个时钟周期。
前八个周期用于通过din引脚提供控制字节。当转换器具有足够的关于以下转换的信息以适当地设置输入多路复用器时，它进入采集（采样）模式。
再经过三个时钟周期，控制字节完成，转换器进入转换模式。此时，输入sample和hold进入hold模式。接下来的16个时钟周期完成实际的A/D转换。
图6还显示了控制字节中控制位的位置和顺序。表一和表二给出了这些位的详细信息。第一位's'必须始终为高位，并指示控制字节的开始。在检测到起始位之前，ADS8343将忽略din管脚上的输入。接下来的三位（a2-a0）选择一个或多个输入多路复用器的有源输入通道，如表iii和iv以及图5所示。
SGL/DIF位控制多路复用器输入模式：单端（高）或差分（低）。在单端模式下，选定的输入通道被引用到COM管脚。在差分模式下，两个选定的输入提供差分输入。详见表三、表四和图五。最后两位（PD1-PD0）选择断电模式，如表V所示。如果两个输入都很高，则设备始终通电。如果两个输入都很低，则设备在转换之间进入断电模式。当启动一个新的转换时，设备将立即恢复正常工作，无需延迟即可使设备通电，并且第一次转换将有效。
时钟模式
ADS8343可与外部串行时钟或内部时钟一起使用，以执行逐次逼近转换。在两种时钟模式下，外部时钟将数据移入和移出设备。当PD1高而PD0低时，选择内部时钟模式。
如果用户决定从一个时钟模式切换到另一个，则在ADS8343切换到新模式之前需要额外的转换周期。由于PD0和PD1控制位需要在时钟模式改变前写入ADS8343，所以需要额外的周期。
当ADS8343首次通电时，用户必须设置所需的时钟模式。可通过写入PD1=1和PD0=0（内部时钟模式）或PD1=1和PD0=1（外部时钟模式）进行设置。启用所需的时钟模式后，只有在此时ADS8343才应设置为在转换之间断电（即，PD1=PD0=0）。ADS8343在进入断电模式之前保持它所处的时钟模式。
在外部时钟模式下，外部时钟不仅将数据移入和移出ADS8343，还控制A/D转换步骤。在控制字节的最后一位移入后，忙碌将在一个时钟周期内变高。在接下来的16个DCLK下降沿上，在DOUT处进行逐次逼近位决策，见图6。图7显示了外部时钟模式下的忙计时。
由于串行时钟的一个时钟周期在忙高时被消耗（在作出msb决定时），必须给16个额外的时钟来将所有16位数据打卡；因此，一次转换至少需要25个时钟周期来完全读取数据。由于大多数微处理器以8位传输方式进行通信，这意味着必须进行额外的传输以捕获lsb。
有两种方法可以处理此需求。其中一个如图6所示，下一个控制字节的开始出现在ADS8343中的LSB被打卡的同时。此方法允许最大吞吐量和每个转换24个时钟周期。
另一种方法如图8所示，每次转换使用32个时钟周期；最后7个时钟周期只需在输出线上移位零。忙得不可开交当cs变高时的高阻抗状态；在下一个CS下降沿，忙将走低。
在内部时钟模式下，ADS8343在内部生成自己的转换时钟。这使得微处理器不必生成sar转换时钟，并且允许在处理器方便的情况下，以从0mhz到2.0mhz的任何时钟速率读取转换结果。busy在转换开始时变低，然后在转换完成时返回high。在转换过程中，busy将保持低电平，最大值为8微秒。此外，在转换过程中，dclk应保持低电平以获得最佳的噪声性能。转换结果存储在一个内部寄存器中；转换完成后，数据可以随时从该寄存器中计时。
如果转换后忙转为低时cs为低，则外部串行时钟的下一个下降沿将写出dout行上的msb。剩余的位（d14-d0）将在msb之后的每个连续时钟周期上进行计时。如果忙时cs是高的，那么dout线将保持在三态，直到cs变低，如图9所示。一旦转换，CS不需要保持低-锡安已经开始了。注意，当CS在内部时钟模式下变高时，不是三态忙。
只要最小采集时间tacq保持在1.7μs以上，则可以在超过2.4mhz的时钟速率下将数据移入和移出ads8343。
数据格式
ADS8343的输出数据是二进制2的补码格式。此表表示给定输入电压的理想输出代码，不包括偏移、增益或噪声的影响。
功耗
ADS8343有三种电源模式：全功率（PD1=PD0=1B）、自动关机（PD1=PD0=0B）和关闭（SHDN低）。这些模式的影响取决于ADS8343的操作方式。例如，在全转换率和每转换24个时钟时，全功率模式之间的差别很小而自动断电，关机（shdn低）不会降低功耗。
当以全速和每转换24个时钟运行时（见图6），ADS8343的大部分时间用于获取或转换。假设此模式处于活动状态，则自动关机的时间很短。因此，全功率模式和自动关机之间的差异可以忽略不计。如果通过简单地减慢dclk输入的频率来降低转换率，则两个模式保持大致相等。然而，如果在转换期间dclk频率保持在最大速率，但是转换的频率很低，则两个模式之间的差异是显著的。图10显示了降低dclk频率（“缩放”dclk以匹配转换率）或将dclk保持在最高频率与降低每秒转换次数之间的差异。在后一种情况下，转换器在断电模式下花费的时间百分比越来越高（假设自动断电模式处于激活状态）。
当ADS8343处于自动断电模式时，如果DCLK处于激活状态且CS处于低电平，则该设备将继续在数字逻辑中消耗一些功率。功率可以降低通过保持CS高到最低。这两种情况下的供电电流差异如图11所示。在自动断电模式下操作ADS8343将导致最低功耗，并且在通电时没有转换时间“惩罚”。第一次转换是有效。shdn可用于强制立即关闭电源。
噪声
如图12和13所示，ADS8343本身的噪声地板非常低，并且远低于相互竞争的A/D转换器。ADS8343在5V和2.7V以及内部和外部时钟模式下进行了测试。模拟量输入管脚采用低电平直流输入，转换器经5000次转换。由于ADS8343的内部噪声，A/D转换器的数字输出将在输出代码中变化。这适用于所有16位sar型a/d转换器。使用直方图绘制输出代码，分布应呈钟形，钟形曲线的峰值代表输入值的标称代码。±1σ、±2σ和±3σ分布将分别代表所有代码的68.3%、95.5%和99.7%。转换噪声可以通过将测量的码数除以6来计算，这将产生±3σ分布或99.7%的所有码。据统计，在执行1000次转换时，多达3个代码可能不在分布范围内。ads8343在5v工作时会产生一个小于±0.5lsb的过渡噪声，其输出码为±3σ分布。记住，要实现这种低噪声性能，输入信号和参考信号的峰间噪声必须小于50微伏。
平均化
a/d转换器的噪声可以通过平均数字码来补偿。通过平均转换结果，过渡噪声将减少1/√n的系数，其中n是平均数。例如，平均4个转换结果将减少1/2到±0.25lsbs的转换噪声。平均值只能用于频率接近直流电的输入信号。
对于交流信号，可以使用数字滤波器进行低通滤波和输出码的抽取。这种方法的工作方式与平均法类似；每抽取2次，信噪比将提高3db。
布局
为了获得最佳性能，应注意ADS8343电路的物理布局。如果参考电压低和/或转换率高，则尤其如此。
基本的合成孔径雷达结构对电源、基准、接地连接和数字输入的故障或突然变化非常敏感，这些故障或突然变化发生在锁定模拟比较器的输出之前。因此，在nbit-sar转换器的任何一次转换过程中，都有n个窗口，其中较大的外部瞬态电压很容易影响转换结果。这种故障可能源于开关电源、附近的数字逻辑和大功率设备。数字输出的误差程度取决于参考电压、布局和外部事件的精确定时。如果外部事件相对于dclk输入的时间发生更改，则错误可能会更改。
考虑到这一点，ADS8343的电源应该是干净的，并被很好地绕过。应将0.1μf陶瓷旁路电容器放置在尽可能靠近装置的位置。此外，1μf至10μf电容器和5Ω或10Ω串联电阻器可用于低通滤波器噪声电源。
同样，应使用1μf电容器绕过基准。再次，串联电阻和大电容可用于低通滤波器的参考电压。如果参考电压源于运放，请确保它可以驱动旁路电容器而不发生振荡（在这种情况下，串联电阻可以提供帮助）。平均而言，ADS8343从参考电路中提取的电流很少，但它在短时间内（在转换期间，在DCLK的每个上升沿上）确实对参考电路提出了更大的要求。
ADS8343架构不提供与参考输入有关的噪声或电压变化的固有抑制。当参考输入与电源连接时，这一点尤其值得关注。来自电源的任何噪声和纹波都将直接出现在数字结果中。虽然高频噪声可以如前一段所讨论的那样被滤除，但由于线路频率（50赫兹或60赫兹）引起的电压变化可能难以消除。
接地引脚应连接到干净的接地点。在许多情况下，这将是“模拟”接地。避免连接过于靠近微控制器或数字信号处理器的接地点。如果需要，直接从转换器到电源入口点进行接地跟踪。理想的布局将包括专用于转换器和相关模拟电路的模拟接地平面。
