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一般说明
增强型Z80180/Z8S180/Z8L180在与现有Zilog Z80设备完全向后兼容的同时，显著改进了以前的Z80180机型。Z80180/Z8S180/Z8L180现在提供更快的执行速度、省电模式和EMI噪声降低。占地面积这种增强的Z180设计还包含了对ASCIS、DMA和iStandby模式功耗的额外功能增强。随着“类escc”波特率发生器（brg）的加入，这两个asci现在具有以高达512kbps的速率异步传输数据的灵活性和能力。此外，asci接收器还添加了一个4字节的先进先出（fifo），可用于缓冲传入数据，以减少溢出错误的发生率。dma已经过修改，当设置为从同一外设设备接收其dma请求时，允许两个dma信道的“链式链接”。这个特性允许在两个DMA通道之间进行不间断的DMA操作，减少了CPU的干预量。
Z80180/Z8S180/Z8L180不仅在正常运行时比前一款车型耗电更少，还设计了三种模式，旨在进一步降低功耗。Zilog通过停止外部振荡器和内部时钟，将待机模式下的I功耗降至最低10微安。休眠模式通过将cpu置于“停止”状态来降低功耗，从而在片上i/o设备仍在工作时消耗更少的电流。系统停止模式将CPU和OnChip外围设备都置于“停止”模式，从而进一步降低功耗。复写的副本
在z80180/z8s180/z8l180设备中实现了一种新的时钟倍增特性，它允许程序员将内部时钟与外部时钟的时钟倍增。这通过允许使用较低成本、较低频率的晶体而不是较高成本和较高速度的振荡器来节省系统成本。
增强型Z180封装在80针QFP、68针PLCC和64针DIP封装中。
管脚说明
A0A19地址总线（输出，高电平，三态）。a0a19构成20位地址总线。地址总线提供存储器数据总线交换的地址，高达1 MB，I/O数据总线交换高达64 K。地址总线在复位和外部总线确认周期期间进入高阻抗状态。地址线A18与PRT信道1的输出（T，在复位时选择为地址输出）多路复用，地址线A19在Z80180的DIP版本中不可用。出去
布萨克总线确认（输出，有效低）。/busack表示请求设备、mpu地址和数据总线以及一些控制信号已进入高阻抗状态。
BueReq总线请求（输入，低激活）。外部设备（如DMA控制器）使用此输入来请求对系统总线的访问。此请求的优先级高于/nmi，并且始终在当前机器周期结束时被识别。此信号将停止CPU执行进一步的指令，并将地址和数据总线以及其他控制信号置于高阻抗状态。
CKA0，CKA1。异步时钟0和1（双向，高电平活动）。当处于输出模式时，这些管脚是来自ASCI波特率发生器的发送和接收时钟输出。在输入模式下，这些管脚用作ASCI波特率发生器的外部时钟输入。cka0与/dreq0多路复用，cka1与/tend0多路复用。
CKS。串行时钟（双向，高电平）。这条线是CSIO频道的时钟。
PHI时钟。系统时钟（输出，高电平）。输出用作微处理器和外部系统的参考时钟。这个输出的频率等于晶体或输入时钟频率的一半。
/cts0-/cts1。清除发送0和1（输入，低激活）。这些线路是ASCI信道的调制解调器控制信号。/CTS1与RX多路复用。
D0-D7。数据总线=（双向，高电平，三态）。d0-d7构成一个8位双向数据总线，用于在输入/输出和存储设备之间传输信息。数据总线在复位和外部总线确认周期期间进入高阻抗状态。
DCD0.数据载波检测0（输入，低电平有效）。这是ASCI通道0的可编程调制解调器控制信号。
/德雷克，德雷克1。DMA请求0和1（输入，低电平）。/dreq用于从一个片上dma信道请求dma传输。dma通道监视这些输入，以确定外部设备何时准备就绪。
用于读或写操作。这些输入可以编程为水平或边缘感应。/dreq0与cka0多路复用。
e.启用时钟（输出，激活高）。总线事务期间同步机循环时钟输出。
埃克斯塔尔外部时钟晶体（输入，有源高）。晶体振荡器连接。当不使用晶体时，可以将外部时钟输入到此管脚上的Z80180/Z8S180/Z8L180。这个输入是施密特触发的。
停止。停止/睡眠（输出，低电平）。此输出在CPU执行HALT或SLP指令后断言，并在操作恢复之前等待不可屏蔽或可屏蔽的中断。它还与/m1和st信号一起用于解码cpu机器周期的状态。
/in 0。屏蔽中断请求0（输入，低电平）。此信号由外部I/O设备生成。只要/nmi和/busreq信号不活动，cpu就会在当前指令周期结束时执行这些请求。CPU通过中断确认周期来确认该中断请求。在此循环中，/m1和/iorq信号都将激活。
/int1，/int2。屏蔽中断请求1和2（输入，低电平）。此信号由外部I/O设备生成。只要/nmi、/busreq和/int0信号处于非活动状态，CPU将在当前指令周期结束时接受这些请求。CPU将以中断确认周期确认这些请求。与/int0的确认不同，在此循环期间/m1或/iorq信号都不会变为活动状态。
IORQ。I/O请求（输出，低激活，三态）。/IORQ表示地址总线包含用于I/O读取或I/O写入操作的有效I/O地址。/iorq和/m1也在/int0输入信号的确认期间生成，以指示中断响应向量可以放置在数据总线上。这个信号类似于Z64180的/IOE信号。
/M1。机器循环1（输出，低激活）。与/mreq一起，/m1表示当前周期是的操作码获取周期和指令执行。与/iorq一起，/m1表示当前周期用于中断确认。它还与/halt和st信号一起用于解码cpu机器周期的状态。此信号类似于Z64180的/LIR信号。
/MREQ。内存请求（输出，低激活，三态）。/mreq表示地址总线为内存读取或内存写入操作保留有效地址。这个信号类似于z64180的/me信号。
/NMI。不可屏蔽中断（输入，负边缘触发）。/nmi具有比/int更高的优先级，并且总是在指令结束时被识别，而不管中断启用触发器的状态如何。此信号强制CPU在位置0066H继续执行。
RD。重新编码（输出，低激活，三态）。/rd表示cpu想要从内存或i/o设备读取数据。寻址I/O或存储器设备应使用该信号将数据传送到CPU数据总线上。
/rFSH。刷新（输出，活动低）。与/mreq一起，/rfsh表示当前cpu机器周期和地址总线的内容应用于刷新动态存储器。地址总线（A7-A10）的低阶8位包含刷新地址。此信号类似于Z64180的/REF信号。
/RTS0。请求发送0（输出，活动低）。这是ASCI通道0的可编程调制解调器控制信号。
RXA0，RXA1。接收数据0和1（输入，高电平）。这些信号是到asci信道的接收数据。
RXS。时钟串行接收数据（输入，激活高）。这条线是CSIO通道的接收器数据。rxs与asci信道1的/cts1信号多路复用。
圣状态（输出，激活高）。该信号与/m1和/halt输出一起用于解码cpu机器周期的状态。
z180结合了一个高性能的cpu核心和各种系统和i/o资源，在广泛的应用中非常有用。CPU核心由五个功能模块组成：时钟发生器、总线状态控制器、中断控制器、内存管理单元（MMU）和中央处理器（CPU）。集成I/O资源构成其余四个功能块：直接存储器访问（DMA）控制（2通道）、异步串行通信接口（ASCI，2通道）、可编程重新加载计时器（PRT，2通道）和时钟串行I/O（CSIO）通道。
时钟发生器。从外部晶体或时钟输入生成系统时钟。外部时钟被两个或一个分开，提供给内部和外部设备。
总线状态控制器。该逻辑执行与cpu和一些片上外围设备相关的所有状态和总线控制活动。这包括等待状态计时、重置周期、dram刷新和dma总线交换。
中断控制器。这个逻辑监视和优先处理各种内部和外部中断和陷阱，以提供来自CPU的正确响应。为了保持与Z80 CPU的兼容性，支持三种不同的中断模式。
内存管理单元。mmu允许用户将cpu使用的内存（逻辑上只有64kb）映射到z80180/z8s180/z8l180支持的1 mb寻址范围。mmu目标代码的组织保持与z80 cpu的兼容性，同时提供对扩展内存空间的访问。这是通过使用有效的“公共区域银行区域”方案来实现的。
中央处理单元。CPU是微编码的，以提供与Z80 CPU兼容的目标代码核心。它还提供Z80指令集的超集，包括8位乘法。内核已经过修改，允许许多指令在更少的时钟周期内执行。
DMA控制器。dma控制器提供存储器和i/o设备之间的高速传输。支持的传输操作有内存到内存、内存到/从I/O和I/O到I/O。支持的传输模式有请求、突发和循环窃取。DMA传输可以访问完整的1 MB地址范围，块长度可达64 KB，并且可以跨越64 K边界。
异步串行通信接口（asci）。asci逻辑提供两个独立的全双工uart。每个通道包括可编程波特率发生器和调制解调器控制信号。asci通道还可以支持多处理器通信格式以及中断检测和生成。
可编程重新加载计时器（PRT）。这个逻辑由两个独立的通道组成，每个通道包含一个16位计数器（定时器）和计数重新加载寄存器。计数器的时基由到达计数器前的系统时钟（除以20）得出。prt信道1提供可选输出以允许波形生成。
时钟串行I/O（CSI/O）。CSIO通道提供半双工串行发射器和接收器。此通道可用于与另一个微处理器或微型计算机的简单高速数据连接。trdr用于csi/o传输和接收。因此，系统设计必须确保满足半双工操作的限制（发送和接收操作不能同时发生）。例如，如果在csi/o接收数据时尝试csi/o传输，csi/o将不工作。还要注意，trdr没有缓冲。因此，在先前的发送数据仍被移出的情况下尝试执行csi/o发送会导致移位数据立即被更新，从而破坏正在进行的发送操作。同样，应避免在发送或接收过程中读取trdr。
操作模式
Z80与64180的兼容性。这个
Z80180/Z8S180/Z8L180是由两个不同的
“祖先”处理器，Zilog的原始Z80和日立64180。操作模式控制寄存器（OMCR）可编程在某些Z80和64180之间进行选择。
M1E（M1启用）。该位控制M1输出，并在复位期间设置为1。
当m1e=1时，m1输出在操作码获取周期、int0确认周期和nmi确认的第一个机器周期期间被断言为低。
在z80180/z8s180/z8l180上，此选项使处理器获取一条reti指令一次，并且当从零等待状态存储器获取reti时，将使用三个时钟机器周期，这三个时钟机器周期不完全与z80时序兼容，但与片上ctc兼容。
当m1e=0时，处理器在指令获取周期内不驱动m1低位，在以正常计时获取一次reti指令后，它返回并使用完全z80兼容的周期（包括驱动m1低位）重新获取指令。某些外部Z80外围设备可能需要此功能来正确解码RETI指令。图9和表4显示了当m1e=0时的reti序列。
睡眠模式。此模式通过保持CPU控制区域的Z80180/Z8S180/Z8L180在REIOSTOP位（ICR5）位3和6中保持睡眠模式来进入，响应于低开/复位，来自ter（ccr3，ccr6）全部为零，执行slp指令片上源、外部请求on/nmi或外部操作。振荡器和功率因数输出继续工作，但请求打开/int0、1或2。
被CPU核心和DMA通道阻塞以降低功耗。DRAM刷新停止，但可能会中断并授予外部主机。除非总线被授予外部主机，A19-0和所有控制信号（除了/停止）都保持高电平。/停止低。除了dma信道外，i/o操作与slp指令之前一样继续。
Z80180/Z8S180/Z8L180在低开复位、从启用的片上源中断、NMI上的外部请求或在INT0、INT1或INT2上启用的外部请求的响应下离开暂停模式。在中断的情况下，返回地址将是halt指令之后的指令；此时，程序可以分支回halt指令以等待另一个中断，或者可以检查系统/应用程序的新状态并作出适当的响应。
如果中断源被单独禁用，则无法使Z80180/Z8S180/Z8L180脱离睡眠模式。如果中断源被单独启用，并且ief位为1，从而中断被全局启用（通过ei指令），将发生最高优先级的活动中断，返回地址是slp指令之后的指令。如果中断源单独启用，但ief位为0，则中断被全局禁用（通过di指令），z80180/z8s180/z8l180通过简单地执行以下指令离开睡眠模式。
这提供了一种与高速外部事件同步的技术，而不会引起中断响应序列所施加的延迟。由于中断请求而退出睡眠模式的时间。请注意，Z80180/Z8S180/Z8L180需要大约1.5个时钟才能重新启动。
停止模式。iostop模式是通过将i/o控制寄存器（icr）的iostop位设置为1而进入的。在这种情况下，片上I/O（ASCI、CSI/O、PRT）停止工作。但是，cpu继续工作。从iostop模式恢复是通过将icr中的iostop位重置为0。
系统停止模式. 系统停止模式是睡眠模式和iostop模式的组合。通过将icr中的iostop位设置为1，然后执行slp指令，进入系统停止模式。在这种模式下，片上I/O和CPU停止工作，降低功耗，但功率因数输出继续工作。从系统停止模式恢复与从睡眠模式恢复相同，只是内部I/O源（被i o stop禁用）无法生成恢复中断。
空闲模式。软件可以把通过将iostop位（icr5）设置为1、ccr6设置为0、ccr3设置为1并执行slp指令，z80180/z8s180/z8l180进入此模式。振荡器保持工作，但其输出被阻塞到所有电路，包括功率因数引脚。DRAM刷新和所有内部设备停止，但可能会发生外部中断。如果在进入空闲模式之前，CPU控制寄存器（CCR5）中的BREST位被设置为1，则可以向外部主机授予总线。
Z80180/Z8S180/Z8L180在低开复位、NMI上的外部中断请求或在int/trap控制寄存器中启用的/int0、/int1或/int2上的外部中断请求的响应下离开空闲模式。如前所述的睡眠模式，当z80180/z8s180/z8l180由于nmi而离开空闲模式时，或由于ei指令而使ief标志为1时，由于启用了外部中断请求而离开空闲模式时，它首先执行中断，返回地址是slp指令之后的指令的返回地址。
如果外部中断在ief1位为0时启用int/trap控制寄存器，则z80180/z8s180/z8l180离开空闲模式；具体地说，处理器通过执行slp指令后的指令重新启动。
待机模式（有或没有快速恢复）。软件可以通过设置iostop位（icr5）为1，ccr6为1，并执行slp指令，将z80180/z8s180/z8l180置于该模式。该模式使片上振荡器停止工作，从而获得任何模式中的最小功率，小于10μA。
与空闲模式一样，Z80180/Z8S180/Z8L180将离开
待机模式响应低开复位或开NMI，或Int0-2上的低电平，由Int/Trap控制寄存器中相应位的1启用，如果CPU控制寄存器（CCR5）中的brext位为1，则将总线授予外部主机。但是，由于需要重新启动片上振荡器并确保其稳定到方波工作，所有这些操作所需的时间大大增加。
当外部时钟连接到外部引脚而不是晶体连接到外部引脚和外部引脚，并且外部时钟连续运行时，不需要使用待机模式，因为不需要时间重新启动振荡器，其他模式重新启动得更快。但是，如果外部逻辑在待机模式下停止时钟（例如，通过对几个时钟周期的halt low和m1 high进行解码），那么待机模式可用于允许外部时钟源在重新启用后稳定下来。
当外部逻辑驱动器重置为Z80180/Z8S180/Z8L180退出待机模式，使用晶体或外部时钟源已停止，外部逻辑必须保持低复位，直到片上振荡器或外部时钟源重新启动并稳定。
时钟稳定性要求Z80180/Z8S180/Z8L180在通过复位序列选择的除法2模式中要小得多-由CPU控制中的时钟分频位控制后
寄存器（CCR7）。因此，软件应该：
a.在进入待机模式的slp指令之前，将ccr7编程为0，选择除以2模式，然后。
b.在SLP 01指令复位、中断或在线重启后，将CCR7编程延迟至1，以设置除以一个模式，尽可能延长时钟稳定时间。
如果软件在slp指令将mpu置于待机模式之前将ccr6设置为1，则ccr3位中的值确定z80180/z8s180/z8l180由于外部中断请求而离开待机模式时等待振荡器重新启动和稳定的时间。如果ccr3为0，则z80180/z8s180/z8l180等待217（131072）时钟周期，而如果ccr3是1，则它只等待64个时钟周期。后者称为快速恢复模式。当CPU控制寄存器（CCR5）中的brext位为1时，相同的延迟适用于在待机模式下将总线授予外部主机。
如前所述，当Z80180/Z8S180/Z8L180由于NMI低而离开待机模式时，或当其由于IEF的ENABLED INTO-2低而离开待机模式时，由于IE指令，标志为1，它通过执行中断开始，返回地址是SLP指令之后的指令的地址。如果Z80180/Z8S180/Z8L180离开由于在int/trap控制寄存器中启用了外部中断请求而导致的待机模式，但由于di指令而导致ief位为0，处理器通过执行slp指令后的指令重新启动。如果在时钟稳定延迟结束之前，INT0或INT1或2进入非活动状态，Z80180/Z8S180/Z8L180保持待机模式。
Z80180/Z8S180/Z8L180需要64或217（131072）个时钟来重新启动，具体取决于CCR3位。
ASIC传输寄存器0。当asci发送寄存器从asci发送数据寄存器（tdr）接收数据时，数据被移出到txa引脚。传输完成后，下一个字节（如果可用）将自动从TDR加载到TSR，下一个传输开始。如果没有可供传输的数据，则tsr通过输出连续的高电平而空闲。此寄存器不可编程访问ASIC传输数据寄存器0,1（TDR0，1:I/O地址=06h，07h）。一旦tsr为空，写入asci传输数据寄存器的数据就被传输到tsr。当tsr移出数据的前一个字节时，可以写入数据。因此，asci发送器是双缓冲的。
数据可以写入ASCI传输数据寄存器并从中读取。如果从ASIC传输数据寄存器读取数据，则此读取操作不会影响ASIC数据传输操作
ASIC接收移位寄存器0,1（rsr0,1）。该寄存器接收在rxa引脚上移位的数据。当数据已满时，如果为空，则会自动将数据传输到ASCI接收数据寄存器（RDR）。如果下一个传入数据字节移入时rsr不为空，则会发生溢出错误。此寄存器不可编程访问。
asci接收数据fifo 0,1（rdr0，1:i/o地址=08h，09h）。asci接收数据寄存器是只读寄存器。当一个完整的输入数据字节被组装到rsr中时，它被自动传输到4个字符的先进先出（fifo）存储器中。fifo中最早的字符（如果有的话）可以从接收数据寄存器（rdr）中读取。在fifo满的情况下，下一个输入数据字节可以转换成rsr。因此，asci接收器被很好地缓冲。
