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功能特色
CCD信号处理:相关双采样(CDS)可编程黑电平箝位 可编程增益放大器(PGA):-6dB至+42dB增益范围 12位数字数据输出:最高20MHz转换率无缺码79dB信噪比 便携式操作:低压:2.7V至3.6V低功率:3.0V时83MW(典型)待机模式:6MW
VSP2262数码相机用ccd信号处理器
说明
VSP2262是一种用于数码相机的完整的混合信号处理IC,它为CCD阵列的输出提供信号调理和模数转换(A/D)。主CCD通道提供相关的双采样(CD)来从像素中提取视频信息,在不同的光照条件下,用数字控制来控制增益范围,以及为精确的黑电平参考而进行黑电平箝位。还执行输入cds的输入信号钳位和偏移校正。稳定增益控制是线性的,单位为分贝。另外,在增益改变后,黑色等级很快恢复。VSP2262Y采用LQFP-48封装,由一个+3V/+3.3V电源供电。
静电放电灵敏度
这个集成电路可能被静电放电损坏。Burr Brown建议在处理所有集成电路时采取适当的预防措施。不遵守正确的操作和安装程序可能导致损坏。
ESD损坏的范围从细微的性能下降到设备完全失效。精密集成电路可能更容易受到损坏,因为非常小的参数变化可能导致设备不符合其公布的规范。
CDS定时规格
串行接口定时规范
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操作理论
导言
VSP2262是一个完整的混合信号IC,它包含与摄像机、数字静态相机、安全摄像机或类似应用中CCD成像器输出信号的处理相关的所有关键特征(详情见第1页的简化框图)。VSP2262包括相关双采样器(CDS)、可编程增益放大器(PGA)、模数转换器(ADC)、输入箝位电路、光学黑电平(OB)电平箝位环、串行接口、定时控制、基准电压发生器和通用8位数模转换器(DAC)。我们建议在ccd输出和vsp2262 ccdin输入之间使用片外发射器跟随器缓冲器。可通过串行接口选择PGA增益控制、时钟极性设置和操作模式。当复位引脚与时钟异步地低时,所有参数都被重置为默认值。
相关双采样器(CDS)
CCD成像器的输出信号在一个像素周期内采样两次:一次在参考间隔,另一次在数据间隔。从彼此减去这两个样本提取像素的视频信息,并去除任何共同或相关的噪声,这两个间隔。因此,在降低CCD输出信号上的复位噪声和低频噪声方面,CDS是非常重要的。图1显示了CDS和输入卡箍的简化框图。
CDS和输入钳位的简化框图。
cds通过片外耦合电容器(cin)驱动。AC耦合是强烈推荐的,因为CCD输出信号的直流电平通常为几伏,所以CD不能正常工作。根据应用环境,建议CIN使用0.1μF电容器。此外,我们推荐一个片外发射极跟随器缓冲区,可以驱动超过10pf,因为10pf电容和少量的pf杂散
在输入端可以看到电容。ccdin引脚的模拟输入信号范围为1vp-p,cds的适当共模电压约为0.5v至1.5v。
参考电平在小水电活跃期采样,电压水平保持在小水电后缘的采样电容C1上。在SHD-活跃期间采样数据电平,并且在SHD的后缘上保持采样电容C2上的电压电平。然后,开关电容放大器执行这两个电平的减法。
用户可以通过串行接口选择SHP/SHD的激活极性(激活高或激活低)(有关详细信息,请参阅“串行接口”一节)。SHP/SHD的默认值为“激活低”。但是,打开电源后,此值立即未知。因此,必须使用串行接口设置适当的值,或通过敲击重置管脚重置为默认值。该数据表中的描述和时序图都基于活动低(默认值)的极性。
输入钳位或伪像素钳位
缓冲ccd输出电容耦合到vsp2262。输入钳位的目的是恢复由于交流耦合而丢失的输入信号的直流分量,并为cds建立所需的直流偏置点。图1显示了输入钳位的简化框图。在虚拟像素间隔期间,输入电平被钳制到内部参考电压cm(1.5v)。更具体地说,当CLPDM和SHP都处于活动状态时,虚拟夹紧功能变为活动状态。如果系统中没有虚拟像素和/或clpdm脉冲,只要在黑色像素期间发生钳位,就可以使用clpob脉冲代替clpdm。在这种情况下,在光学黑色像素间隔期间,CPLDM pin(在相同的定时作为CPLOB)和SHP变得活跃,然后虚拟箝位功能变得活跃。
可通过串行接口选择CLPDM和SHP的激活极性(激活高或激活低)(有关详细信息,请参阅“串行接口”一节)。CLPDM和SHP的默认值为“激活低”。但是,打开电源后,此值立即未知。因此,必须使用串行接口设置适当的值,或通过敲击重置管脚重置为默认值。该数据表中的描述和时序图都基于活动低(默认值)的极性。
高性能模数转换器ADC采用全差分和流水线结构。这种adc非常适合于低电压操作、低功耗要求和高速应用。它保证12位分辨率,没有丢失的代码。vsp2262包括用于adc的基准电压发生器。
(负参考,引脚39)和cm(共模电压,引脚37)应使用0.1μf陶瓷电容器旁路接地,并且不应在系统的其他地方使用,因为它们会影响这些参考电平的稳定性,从而导致adc性能下降。注意,这些是模拟输出引脚,因此,不应用外部电压。
可编程增益放大器(PGA)
PGA增益的特性。pga提供了-6db到+42db的增益范围,以db为单位呈线性。增益由10位分辨率的数字代码控制,可通过串行接口进行设置(有关详细信息,请参阅“串行接口”一节)。增益控制代码的默认值为128(pga gain=0db)。但是,打开电源后,此值立即未知。因此,必须使用串行接口设置适当的值,或通过敲击重置管脚重置为默认值。
光学黑(ob)电平钳位环
为了正确提取视频信息,ccd信号必须参考一个良好的ob水平。vsp2262具有一个自动校准环路,以使用从ccd成像仪输出的光学黑色像素来建立ob电平。ob像素的输入信号电平被识别为实际的“ob电平”,并且在clpob激活时应关闭环路。
在有效像素间隔期间,ccd输出信号的基准电平被ob电平箝位环路箝位到ob电平。为了确定环路时间常数,需要一个片外电容器,并应连接到COB(引脚28)。时间常数t在下列方程式中给出:t=c/(16384imin)其中c是连接到c ob的电容值,imin是ob电平钳位回路中控制数模转换器(dac)的最小电流(0.15微安),0.15微安是
相当于DAC输出电流的1LSB。当c为0.1μf时,时间常数t为40.7μs。
此外,回转率sr由以下公式给出:sr=imax/c其中c是连接到c ob的电容值,imax是ob电平钳位回路中控制dac的最大电流(153微安),153微安相当于dac输出电流的1023lsb。
一般来说,高速下的ob电平箝位会导致“箝位噪声”(或“白色条纹噪声”),但是,噪声会随着c的增加而降低。另一方面,c的增加需要更长的时间才能从待机模式或在通电后立即恢复。因此,我们认为0.1μf至0.22μf是C的合理值。但是,这取决于应用环境;我们建议使用试错法进行仔细调整。
“OB夹紧水平仪”(底座水平仪)可通过串行接口进行编程(有关更多详细信息,请参阅“串行接口”一节)。表一显示了输入代码和ob钳位电平之间的关系。
CLPOB的激活极性(激活高或激活低)可通过串行接口选择(有关详细信息,请参阅“串行接口”一节)。clpob的默认值是“active low”。但是,打开电源后,此值立即未知。因此,必须使用串行接口设置适当的值,或通过敲击重置管脚重置为默认值。该数据表中的描述和时序图都基于活动低(默认值)的极性。
预消隐和数据延迟
vsp2262具有输入消隐或预消隐功能。当PBLK变低时,所有数字输出将在ADCCK的第11上升沿归零。在此模式下,数字输出数据以11个时钟周期(数据延迟为11)的延迟在adcck的上升沿上输出。
不同于数字输出数据以9个时钟周期(数据延迟为9)的延迟在adcck的上升沿上输出的预消隐模式。如果输入电压高于供电轨0.3V或低于接地轨0.3V,则保护二极管将接通,以防止输入电压进一步升高。这种高摆幅信号可能会对vsp2262造成设备损坏,应当避免。
待机模式
为了省电,当vsp2262不使用时,可以通过串行接口将vsp2262设置为待机模式(或断电模式)。有关详细信息,请参阅“串行接口”一节。在这种模式下,所有功能块被禁用,数字输出将归零,导致电流消耗下降到1毫安。由于所有旁路电容器都将在该模式下放电,因此从待机模式通电需要相当长的时间(通常为200到300毫秒)。
电压基准
VSP2262所需的所有参考电压和偏置电流都由其内部带隙电路产生。cds和adc主要使用三种参考电压:refp(正参考,引脚38)、refn(负参考,引脚39)和cm(共模电压,引脚37)。refp、refn和cm应使用适当的电容器(例如0.1μf陶瓷电容器)严重解耦。不要在系统的其他地方使用这些电压,因为它们会影响参考电平的稳定性,并导致ADC性能下降。注意,这些是模拟输出引脚,不应用外部电压。
BYPP2(引脚29)、BYP(引脚31)和BYPM(引脚32)也是模拟电路中使用的参考电压。BYP应使用0.1μF陶瓷电容器接地。由于bypp2和bypm的电容值影响阶跃响应,我们认为400pf到9000pf是一个合理的值。但是,由于这取决于应用程序环境,我们建议使用试错法进行仔细的调整。
BYPP2、BYP和BYPM都应该使用适当的电容器进行重去耦,而不是在系统的其他地方使用。它们会影响参考级别的稳定性,并导致性能下降。注意,这些是模拟输出引脚,不应用外部电压。
串行接口
串行接口有一个2字节移位寄存器和各种并行寄存器来控制vsp2262的所有数字可编程特性。写入这些寄存器由四个信号(sload、sclk、sdata和reset)控制。要启用移位寄存器,必须将sload拉低。sdata是串行数据输入,sclk是移位时钟。sdata的数据被带到sclk上升沿的移位寄存器中;数据长度应该是两个字节。在2字节移位操作之后,移位寄存器中的数据被传送到sload上升沿的并行锁存器。除了并行锁存器外,还有几个专用于设备特定功能的寄存器,它们与ADCCK同步。并行锁存器中的数据需要五到六个时钟周期才能写入这些寄存器。因此,要完成数据更新,需要通过sload的上升沿并行锁存5到6个时钟周期。
串行接口数据格式见表二。test是测试模式的标志(仅限德州仪器专用),a0到a2是各种寄存器的地址,d0到d11是数据(或操作数)字段。
时间安排
CDS和ADC由SHP/SHD和由片上定时发生器产生的派生定时时钟来操作。数字输出数据与ADCCK同步。见VSP2262“CDS时序规范”的CCD信号之间的时序关系,SHP/SHD,ADCK和输出数据。CPLPOB用于在OB像素间隔期间激活黑电平箝位环,并且在伪像素间隔期间使用CPLDM激活输入箝位。如果CLPDM脉冲在您的系统中不可用,只要在黑色像素期间发生钳位,就可以使用CLPOB脉冲代替CLPDM(有关更多详细信息,请参阅“输入钳位和虚拟像素钳位”部分)。SHP/SHD、CLPOB和CLPDM的时钟极性可通过串行接口独立设置(详见“串行接口”一节)。该数据表中的描述和时序图都基于活动低(默认值)的极性。为了保持稳定和准确的OB钳位电平,我们建议在PBLK激活期间不应激活CPLOB。有关详细信息,请参阅“预消隐和数据延迟”部分。在待机模式下,ADCCK、SHP、SHD、CLPOB和CLPDM被内部屏蔽并拉高。
电源、接地和设备去耦建议VSP2262包含模拟电路和非常高精度的高速ADC,它们容易受到来自轨道或其他地方的任何外来噪声的影响。因此,应将其视为模拟元件,除DRVDD外的所有电源引脚应由系统的唯一模拟电源供电。这将确保最一致的结果,因为数字电力线经常携带高水平的宽带噪声,否则将被耦合到设备中,并降低可实现的性能。正确接地、短引线长度和接地的使用平面对于高频设计也是非常重要的。多层PC板被推荐用于最佳性能,因为它们提供了诸如最小化接地阻抗、通过接地层分离信号层等明显的优点。强烈推荐VSP2262的模拟和数字接地引脚在IC上连接在一起,并且仅连接到系统的模拟接地。数字输出的驱动器级(B[11:0])是通过专用电源引脚(DRVDD)提供的,它应该完全与其他电源引脚分开,或者至少与铁氧体磁珠分开。
还建议尽可能降低输出数据线上的电容负载(通常小于15pF)。较大的电容性负载需要较高的充电电流浪涌,这些浪涌可以反馈到vsp2262的模拟部分并影响性能。如果可能的话,应该使用外部缓冲器或锁存器,提供从数据线上的任何数字噪声活动隔离VSP2262的额外好处。此外,与每条数据线串联的电阻器有助于减小浪涌电流。当输出电平从低到高或高到低时,在100~200μm范围内的值将限制输出级的瞬时电流以提供寄生电容的充电。由于工作速度快,转换器还产生高频电流瞬变和噪声,反馈到电源线和参考线。这需要充分绕过电源和参考引脚。在大多数情况下,0.1μf陶瓷芯片电容器足以使参考管脚分离。电源引脚应解耦到接地平面与钽(1μF至22μF)和陶瓷(0.1μF)电容器的并联组合。解耦的有效性在很大程度上取决于接近单个引脚。DRVDD应该与DRVGND接近。必须特别注意绕过COB、BYPP2和BYPM,因为这些电容值决定了器件的重要模拟性能。
(1)营销状态值定义如下:Active:为新设计推荐的产品设备。TimeBuy: TI已经宣布该设备将停止使用,终身购买期生效。NRND:不建议用于新设计。设备正在生产中以支持现有客户,但TI不建议在新设计中使用这部分。预览:设备已发布,但尚未投入生产。样品可能有,也可能没有。过时:TI已停止生产该设备。
(2)生态规划-计划的生态友好分类:Pb Free(RoHS)或Green(RoHS和NOS/BR)-请检查/Office内容以获取最新的可用性信息和附加的产品内容细节。待定:未定义无铅/绿色转换计划。Pb Free(ROHS):TI的术语“无铅”或“无铅”是指与所有6种物质的当前RoHS要求相一致的半导体产品,包括在均质材料中铅的重量不超过0.1%的要求。在设计用于高温焊接时,不含Ti-Pb的产品适用于特定的无铅工艺。绿色(ROHS和NO):钛定义为“绿色”,表示Pb Free(RoHS兼容),溴(溴)和安蒂莫尼(SB)阻燃剂(溴或锑在均质材料中不超过0.1%重量)。
(3)MSL,峰值温度。--根据jedec行业标准分类和峰值焊料温度的水分敏感度等级。
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