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CDCVF2509是一款高性能，低偏移，低抖动，锁相环（PLL）时钟驱动器。它使用PLL来实现在频率和相位上精确对准反馈（FBOUT）输出到时钟（CLK）输入信号。它是专门设计用于同步DRAM。CDCVF2509采用3.3 V VCC工作。它也是提供集成的串联阻尼电阻，使其成为驱动点对点负载的理想选择。一组五个输出和一组四个输出提供九个低偏斜，低抖动的CLK副本。产量信号占空比调整为50％，与CLK的占空比无关。每组输出都已启用或通过控制（1G和2G）输入单独禁用。当G输入为高电平时，输出同相切换和频率与CLK;当G输入为低电平时，输出被禁止为逻辑低电平状态。与许多包含PLL的产品不同，CDCVF2509不需要外部RC网络。环路滤波器PLL封装在片内，最大限度地减少了元件数量，电路板空间和成本。因为它基于PLL电路，所以CDCVF2509需要一个稳定时间来实现相位锁定反馈信号到参考信号。上电和应用a后需要此稳定时间CLK处的固定频率，固定相位信号，以及PLL参考或反馈信号的任何变化。通过将AVCC捆绑到地，可以绕过PLL。CDCVF2509A的特点是工作温度范围为0°C至85°C。
应用
基于PLL的时钟分配器
非PLL时钟缓冲器
特征
66 MHz至66 MHz的静态相位误差分布166 MHz是±125 ps
66 MHz至166 MHz的抖动（cyc - cyc）Typ = 70 ps
高级深亚微米工艺结果导致功率降低40％以上消费与当代PC133设备
采用塑料24引脚TSSOP封装
锁相环时钟分配同步DRAM应用
将一个时钟输入分配给一个Bank五和一组四个输出
为每个输出分别输出启用银行
使用外部反馈（FBIN）端子将输出同步到时钟输入
PW PACKAGE（顶视图）
功能框图
不建议新的设计，使用CDCVF2509A作为替换
引脚功能
时钟输入。 CLK提供由CDCVF2509A时钟驱动器分配的时钟信号。 CLK
用于向产生时钟输出信号的集成PLL提供参考信号。
CLK 24 I CLK必须具有固定频率和固定相位，以便PLL获得锁相。一旦电路
上电并施加有效的CLK信号，PLL需要稳定时间才能相位
将反馈信号锁定到其参考信号。
反馈输入。 FBIN为内部PLL提供反馈信号。 FBIN必须硬接线
FBIN 13 I FBOUT完成PLL。集成的PLL同步CLK和FBIN以便存在
名义上CLK和FBIN之间的零相位误差。
输出库启用。 1G是输出1Y（0：4）的输出使能。当1G为低电平时，输出1Y（0：4）
1G 11我被禁用为逻辑低状态。当1G为高电平时，所有输出1Y（0：4）都被使能并切换到
与CLK相同的频率。
输出库启用。 2G是输出2Y（0：3）的输出使能。当2G为低电平时，输出2Y（0：3）
2G 14 I禁用逻辑低电平状态。当2G为高电平时，所有输出2Y（0：3）都被使能并切换到
与CLK相同的频率。
反馈输出。 FBOUT致力于外部反馈。它以与频率相同的频率切换
FBOUT 12 O CLK。当外部连接到FBIN时，FBOUT完成PLL的反馈环路。 FBOUT有
集成的25Ω串联阻尼电阻。
时钟输出。这些输出提供CLK的低偏斜副本。输出bank 1Y（0：4）通过
1Y（0：4）3,4,5,8,9和1G输入。通过使1G控制无效，可以将这些输出禁用为逻辑低状态
输入。每个输出都有一个集成的25Ω串联阻尼电阻。
时钟输出。这些输出提供CLK的低偏斜副本。输出bank 2Y（0：3）通过
2Y输入时2Y（0：3）16,17,21,20 O.通过置低2G控制，可以将这些输出禁用为逻辑低状态
输入。每个输出都有一个集成的25Ω串联阻尼电阻。
模拟电源。 AVCC为模拟电路提供电源参考。此外，AVCC
AVCC 23 Power可用于绕过PLL。当AVCC接地时，PLL被旁路，CLK被旁路
直接缓冲到器件输出。
AGND 1接地模拟地。 AGND为模拟电路提供接地参考。
VCC 2,10,15,22电源
GND 6,7,18,19接地
绝对最大额定值
AVCC电源电压范围（2）AVCC <VCC +0.7 V.
VCC电源电压范围-0.5 V至4.3 V.
VI
输入电压范围（3）-0.5 V至4.6 V.
VO电压范围适用于高或低状态下的任何输出（3）（4）-0.5 V至VCC + 0.5 V
IIK输入钳位电流（VI <0）-50 mA
IOK输出钳位电流（VO <0或VO> VCC）±50 mA
IO连续输出电流（VO = 0至VCC）±50 mA
通过每个VCC或GND±100 mA的连续电流
TA = 55°C时的最大功耗（静止空气中）（5）0.7 W
Tstg存储温度范围为-65°C至150°C
（1）超出“绝对最大额定值”下列出的应力可能会对设备造成永久性损坏。这些是压力等级仅在这些或任何其他条件下的设备的功能操作超出“推荐操作”中指出的条件条件“并不暗示。长时间暴露于绝对最大额定条件可能会影响器件的可靠性。
（2）AVCC不得超过VCC + 0.7 V.
（3）如果观察到输入和输出钳位电流额定值，则可能超过输入和输出负电压额定值。
（4）该值最大限制为4.6 V.
（5）最大封装功耗是使用150°C的结温和750 mils的电路板走线长度计算的。
参数测量信息
输出负载电路
电压波形传播延迟时间
偏斜计算图
