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特点
•高分辨率：–130dB信噪比（250SPS，高分辨率模式）；–127dB信噪比（250SPS，低功耗模式）
•高精度：THD：–120dB；入口：0.8ppm
•低噪音PGA
•双通道输入多路复用器
•固有稳定调制器，具有快速；响应超程检测
•灵活的数字滤波器：Sinc+FIR+IIR（可选）；线性或最小相位响应；可编程高通滤波器；可选的FIR数据速率：250SPS到4kSPS
•过滤器旁路选项
•低功耗：高分辨率模式：27mW；低功率模式：16mW；关机：10微瓦
•偏移和增益校准引擎
•同步输入
•模拟电源：单极（+5V）或双极（±2.5V）
•数字电源：1.8V至3.3V
应用
能源勘探；地震监测；高精度仪器。
说明
ADS1282是一款高性能的单芯片模数转换器（ADC），具有集成低噪声可编程增益放大器（PGA）和双通道输入多路复用器（MUX）。ADS1282适合能源勘探和地震监测环境的要求。
该转换器采用四阶固有稳定的δ-西格玛（Δ∑）调制器，具有出色的噪声和线性性能。调制器可以与片上数字滤波器一起使用，也可以与后处理滤波器一起使用。
灵活的输入多路复用器提供额外的外部测量输入，以及内部自检连接。PGA具有非常低的噪声（4nV/）√Hz和高输入阻抗，允许轻松连接到检波器和水听器。
数字滤波器提供每秒250到4000个采样（SPS）的可选数据速率。高通滤波器（HPF）具有可调的角频率。片上增益和偏移缩放寄存器支持系统校准。
同步输入（SYNC）可用于同步多个ADS1282s的转换。SYNC输入还接受时钟输入，用于连续对齐来自外部源的转换。
两种工作模式可以优化噪音和功率。同时，放大器、调制器和滤波器在低功率模式下损耗27mW，仅16mW。ADS1282采用紧凑型TSSOP-28封装，完全规定温度范围为-40°C至+85°C，最大工作温度范围为+125°C。
概述
ADS1282是一种高性能模数转换器（ADC），用于能源勘探、地震监测、地质成像和其他精确应用。转换器提供24位或32位输出数据，数据速率从4000SPS到250SPS。
图1显示了ADS1282的框图。该设备具有单极和双极模拟功能用于输入范围灵活性的电源（分别为AVDD和AVSS）和可接受1.8V至3.3V的数字电源。模拟电源可设置为+5V以接受单极信号（带输入偏移），或设置为低于±2.5V以接受真正的双极输入信号（接地参考）。
内部低压差（LDO）调节器用于从DVDD提供数字核心。BYPAS引脚是LDO输出，需要0.1μF电容器来降低噪声（BYPAS不应用于驱动外部电路）。
双通道输入MUX允许五种配置：输入1；输入2；输入1和输入2一起短路；用400Ω测试短路；和共模测试。输入MUX后接连续时间PGA，具有非常低的4nV/噪声。√Hz PGA由寄存器设置控制，允许增益1至64。
增益和偏移寄存器缩放数字滤波器输出以产生最终代码值。缩放功能可用于校准和传感器增益匹配。输出数据字以24位字或完整的32位字提供，允许完全利用固有的高分辨率。
同步输入重置数字滤波器和调制器的操作，允许将多个ADS1282设备同步转换为外部事件。同步输入支持连续切换的输入模式，该模式接受锁定到转换率的外部数据帧时钟。
重置输入重置寄存器设置并重新启动转换过程。PWDN输入将设备设置为微功率状态。请注意，在PWDN模式下不保留寄存器设置。如果需要保留寄存器设置（待机模式下的静态电流略高），请使用STANDBY命令。
噪声免疫施密特触发器和时钟合格输入（复位和同步）在高噪声环境下提供更高的可靠性。除了读取和写入配置寄存器外，串行接口还用于读取转换数据。
噪声性能
ADS1282具有卓越的噪声性能（SNR）。信噪比取决于数据速率和PGA设置。随着数据速率的降低，带宽减小，信噪比相应提高。表1总结了输入短路时的典型噪声性能。
空闲音调
ADS1281调制器包含一个内部抖动信号，该信号随机化空闲音调能量。低电平空闲音可能仍然存在，通常低于满标度137dB。低电平空闲音调可以通过应用外部20mV偏移量移出通带。
工作模式
对于最小功耗很重要的应用，可以选择低功耗模式（寄存器位模式=0）。在低功耗模式下，功率从27mW降低到17mW，信噪比降低3dB。
模拟输入和多路复用器
输入多路复用器的示意图如图2所示。输入的规定输入工作范围如方程式1所示：
ESD二极管保护多路复用器输入。如果输入电压低于AVSS–0.3V或高于AVSS+0.3V，则ESD保护二极管可能开启。如果这些条件是可能的，外部肖特基钳位二极管和/或串联电阻可能需要限制输入电流到安全值（见绝对最大额定值表）。
此外，过驱动任一多路复用器输入可能会影响另一个频道的转换。如果可能出现过驱动输出，建议使用外部肖特基二极管对信号进行钳位。
多路复用器连接两个外部差分输入到前置放大器输入。这个多路复用器为各种自检模式。表3总结了多路复用器图2的配置。
多路复用器的典型导通电阻开关为30Ω。当使用多路复用器时两个输入短路，接通电阻和电阻随输入电平的变化会导致测量误差和附加非线性，如如图3所示。
可编程增益放大器
PGA是一种低噪声、连续时间差分输入/差分输出CMOS放大器。增益可通过寄存器位从1到64进行编程，PGA[2:0]。PGA差动驱动调制器通过300Ω隔离电阻。10nF齿轮电容器必须连接到CAPP和CAPN滤除混叠产生的高频噪声。
参考图4，放大器A1和A2切碎以消除1/f输入噪声。切肉频率为fCLK/512（标称8kHz）。如所示图5，斩波在通频带。但是，斩波降低了输入PGA的阻抗（见特性）。通过设置将寄存器位切碎为“0”。表2显示了控制增益和相应输入范围的寄存器位设置。
模数转换器
ADS1282的ADC模块由两个模块组成：高精度调制器和可编程数字滤波器。
调制器
如图6所示，高性能调制器是一种固有稳定的四阶∑2+2流水线结构。它将量化噪声移到一个更高的频率（超出通带），数字滤波可以很容易地将其去除，调制器可以通过片上数字滤波器或后处理滤波器进行滤波。
调制器第一级将模拟输入电压转换为脉冲编码调制（PCM）流。当差分模拟输入（AINP–AINN）的电平接近参考电压1/2×（VREFP–VREFN）的一半时，PCM数据流的“1”密度达到最高。当差分模拟输入电平接近零时，PCM的“0”和“1”密度几乎相等。在模拟输入电平的两个极端（+FS和–FS），PCM流的“1”密度分别约为+90%和+10%。
调制器第二级产生“1”密度数据流，其设计用于消除第一级的量化噪声。然后在输入到数字滤波器级之前组合两级的数据流，如等式2所示。
M0[n]表示最新的第一级输出，M0[n–1]表示前一级输出。当调制器输出启用时，数字滤波器关闭以节省功率。
调制器针对4kHz通带内的输入信号进行了优化。如图7所示，调制器的噪声整形导致6kHz以上的噪声急剧增加。调制器具有斩波输入结构，进一步降低通带内的噪声。噪声被移出通带，并以斩波频率（fCLK/512=8kHz）出现。6.5kHz处的分量是音调频率，通过20mV外部输入移到带外。音调的频率约为VIN/3（单位为kHz）。
调制器超程
ADS1282调制器具有固有的稳定性，因此具有由输入过驱动条件引起的可预测的恢复行为。调制器不表现出自复位行为，这通常会导致不稳定的输出数据流。
ADS1282调制器在施加正满标度输入信号（负满标度信号为10%占空比）的情况下，以90%的占空比输出1s密度数据流。如果输入过90%调制，但低于100%调制（负过驱动分别为10%和0%），则调制器保持稳定并继续输出1s密度数据流。数字滤波器可以将输出代码剪辑到+FS或–FS，也可以不剪辑，这取决于超速档的持续时间。当输入从长时间返回正常范围时超速（最坏情况），调制器立即返回正常范围，但组延迟数字滤波器的延迟转换返回结果在线性范围内（31个线性读数相位FIR）。31个附加读数（共62个）为对于完全结算的数据是必需的。
如果输入足够过驱动调制器至全占空比（即所有1s、所有0s或±110%FSR），则调制器进入稳定饱和状态。数字输出代码可能会剪辑到+FS或–FS，这同样取决于持续时间。小持续时间的超速档可能不总是剪辑输出代码。当输入返回正常范围时，调制器需要多达12个调制器时钟周期（fMOD）来退出饱和并返回线性区域。数字滤波器需要对完全固定的数据（线性相位）进行额外的62次转换杉木）。
在超范围的极端情况下，任何一个输入都会超过模拟电源电压加上内部ESD二极管压降。内部ESD二极管开始导通，输入端的信号被切断。如果未超出差分输入信号范围，调制器将保持线性工作。如果超过差分输入信号范围，则调制器饱和但稳定，输出全部1s或0s。当输入过驱动被移除时，二极管迅速恢复，ADS1282恢复正常。注意，线性输入范围超出模拟电源电压±100mV；输入电平高于此值时，请小心将输入电流限制为100mA峰值瞬态和10mA连续。
调制器输入阻抗
调制器使用内部电容器对缓冲输入电压进行采样以执行转换。输入采样电容器的充电从PGA输出中提取瞬态电流。电流的平均值可用于计算有效输入阻抗REFF=1/（fMOD×CS）。
其中：
CLK=4.096MHz时产生的调制器输入阻抗为55kΩ。注意，调制器输入阻抗和PGA输出抗混叠电阻导致系统增益误差为-1%。CS可以在生产批量上变化±20%或更多，从而影响增益误差。
调制器超程检测（漏磁）
ADS1282具有快速响应的超范围检测，指示差分输入何时超过约100%的超范围。阈值公差为±2.5%。当处于超范围条件时，MFLAG输出断言为高。如图8和图9所示，将输入的绝对值与范围的100%进行比较。比较器的输出以fMOD/2的速率采样，产生MFLAG输出。最小MFLAG脉冲宽度为fMOD/2。
调制器输出模式
调制器数字流输出直接可用，绕过并禁用内部数字滤波器。调制器输出模式通过设置MOD/DIN=1在Pin模式下激活，通过设置CONFIG0寄存器位filter[1:0]=00在寄存器模式下激活。然后，管脚DR0/M0和DR1/M1成为调制器数据输出，PHS/MCLK成为调制器时钟输出。当不处于调制器模式时，这些管脚是输入，不得浮动。
调制器输出由三个信号组成：一个用于调制器时钟的输出（PHS/MCLK）和两个用于调制器数据的输出（DR0/M0和DR1/M1）。调制器时钟输出速率为fMOD（fCLK/4）。同步输入重置MODCLK阶段，如图10所示。同步输入锁定在CLK的上升沿。MODCLK重置，MODCLK的下一个上升沿在五个CLK时段之后出现。
调制器输出数据是两位宽的，在被过滤之前必须合并在一起。使用方程2的时域方程合并数据输出。
数字滤波器
数字滤波器接收调制器输出并对数据流进行抽取。通过调整过滤的数量，可以在分辨率和数据速率之间做出权衡：对于更高的分辨率，过滤更多；对于更高的数据速率，过滤更少。
数字滤波器由三个级联滤波器级组成：可变抽取，五阶sinc滤波器；固定抽取FIR，具有可选相位的低通滤波器（LPF）；和可编程，一阶，高通滤波器（HPF），如图11所示。
输出可以从三个过滤块中的一个获得，如图11所示。要实现完全脱离芯片的数字滤波器，请选择滤波器旁路设置（调制器输出）。对于ADS1282的部分滤波，选择sinc滤波器输出。对于完整的片上滤波，激活sinc和FIR级。然后，可以包括HPF以从数据中除去直流和低频。表4显示了寄存器模式下的过滤器选项。表5显示了Pin模式下的过滤器选项。
Sinc滤波器级（sinx/x）
sinc滤波器是一种可变抽取率的五阶低通滤波器。数据以fMOD（fCLK/4）的速率从调制器提供给滤波器的这一部分。sinc滤波器衰减调制器的高频噪声，然后将数据流抽取为并行数据。抽取率影响转换器的总体数据速率；它由DR[1:0]和模式选择设置，如表6所示。
方程3显示了sinc滤波器的缩放Z域传递函数。
方程4显示了频域传输sinc滤波器的功能。
其中：N=抽取率（见表6）
sinc滤波器具有以输出数据速率出现的凹口（或零）及其倍数。在这些频率下，滤波器的增益为零。图12显示了sinc滤波器和图13显示了sinc滤波器的滚动。
冷杉期
ADS1282数字滤波器的第二级是FIR低通滤波器。数据从sinc滤波器提供给这个阶段。FIR级被分成四个子级，如图14所示。前两个子阶段是抽取比为2的半带滤波器。第三子阶段按4决胜，第四子阶段按2决胜。FIR级的总体抽取是32。注意，根据相位选择，第三和第四部分使用两个系数集。表23（在本文件末尾的附录部分）列出了FIR级系数。表7列出了FIR级的数据速率和总体抽取率。
如图15所示，FIR频率响应提供0.375的数据速率的平坦通带（±0.003dB通带纹波）。图16显示了从通带到停止带的转换。
虽然图16中没有显示，但是通频带响应以调制器的倍数重复频率（NfMOD-f0和NfMOD+f0，其中N=1，2，等等，f0=通频带）。这些图像频率，如果存在于信号中，未经外部过滤，折叠返回（或别名）到通带并导致错误。在建议使用ADS1282输入来限制可能的带外输入信号。通常，单个RC滤波器足够了。
群时延和阶跃响应
FIR块被实现为具有可选线性或最小相位响应的多级FIR结构。滤波器的通带、过渡带和阻带响应几乎相同，但在各自的相位响应上不同。
线性相位响应
线性相位滤波器具有恒定的延迟时间和输入频率（即恒定的群延迟）。线性相位滤波器具有从输入信号的任意时刻到输出数据的同一时刻的时间延迟是恒定的、与信号性质无关的特性。在分析多音信号时，这种滤波行为会导致本质上的零相位误差。然而，线性相位滤波器的群延迟和稳定时间比最小相位滤波器稍大，如图17所示。
最小相位响应
最小相位滤波器提供输入信号到达输出端，但是关系（相位）与频率不是恒定的，如图18所示。滤波器相位由PHS位（寄存器模式）或PHS/MCLK引脚（引脚模式）选择；表8显示了附加信息。
HPF级
ADS1282滤波器块的最后一级是作为IIR结构实现的一阶HPF。该滤波器级阻断直流信号，并在截止频率以下滚出低频分量。滤波器的传递函数如等式5所示：
式中，b按式6计算：
高通转角频率由十六进制寄存器HPF[1:0]编程。方程7用于设置高通转角频率。表9列出了高通滤波器的示例值。
其中：HPF=高通滤波器寄存器值（已转换到十六进制）；ωN=2πfHP/fDATA（归一化频率，弧度）；fHP=高通转角频率（Hz）；fDATA=数据速率（Hz）。
HPF引起一个小的增益误差，在这种情况下幅度取决于fHP/fDATA的比率。为了许多常见值（fHP/fDATA），增益误差为可以忽略不计的。图19显示了HPF的增益误差。增益误差系数如方程式13所示（见本文件末尾的附录）。
图20显示了HPF的一阶振幅和相位响应。注意，在应用阶跃输入或同步的情况下，应考虑滤波器的稳定时间。
电压参考输入（VREFP、VREFN）
ADS1282 ADC的参考电压是VREFP和VREFN之间的差分电压：VREF=VREFP–VREFN。参考输入采用类似于模拟输入的结构，参考输入上的电路如图21所示。开关电容参考输入的平均负载可以用有效的微分阻抗REFF=tSAMPLE/CIN来建模（样本=1/fMOD）。注意，参考输入的有效阻抗加载具有非零源阻抗的外部参考。
ADS1282参考输入由ESD二极管保护。为了防止这些二极管通电，任一输入端的电压必须保持在方程式8所示的范围内：
高质量的参考电压是从ADS1282获得最佳性能所必需的。参考电压上的噪声和漂移会降低系统的整体性能，因此，必须特别注意产生参考电压的电路，以获得完整的性能。对于大多数应用，建议直接应用于参考输入管脚的1μF陶瓷电容器。
主时钟输入（CLK）
ADS1282需要时钟输入才能工作。时钟应用于CLK引脚。数据转换率与CLK频率成正比。功率消耗与CLK频率相对恒定（见典型特征）。
与任何高速数据转换器一样，高质量、低抖动的时钟对于最佳性能至关重要。晶体时钟振荡器是推荐的时钟源。确保避免在时钟输入端出现过多的响铃；使时钟轨迹尽可能短，并在靠近电源的地方使用50欧系列电阻器。
同步（SYNC PIN和SYNC命令）
ADS1282可以与外部事件同步，也可以与其他ADS1282同步设备（如果同步事件同时应用于所有设备）。
ADS1282有两个同步源：同步输入引脚和同步命令。ADS1282还具有两种同步模式：脉冲同步和连续同步。在脉冲同步模式下，ADS1282同步到单个同步事件。在连续同步模式下，要么设备同步到单个同步事件，要么将连续时钟应用于周期等于数据速率整数倍的管脚。当同步输入和DRDY输出的周期不匹配时，ADS1282重新同步并重新启动转换。注意，在Pin控制模式下，复位输入用作同步控制。
脉冲同步模式
在脉冲同步模式下，当同步事件发生时（通过管脚或命令），ADS1282停止并重新启动转换过程。当sync事件发生时，设备重置内部存储器；DRDY变高，在数字滤波器设置好后，新的转换数据可用，如图22和表10所示。
连续同步模式
在连续同步模式下，可以应用单个同步脉冲或连续时钟。当应用单一同步脉冲（上升沿）时，设备的行为与脉冲同步模式类似。然而，在这种模式下，DRDY继续不受影响地切换，但DOUT输出保持在低位，直到数据准备就绪。当转换数据为非零时，新建转换数据准备就绪（如图22所示）。
当连续时钟应用于同步管脚时，周期必须是输出数据速率的整数倍，否则设备将重新同步。当同步输入首次应用于CLK的第一上升沿时，设备将重新同步（在以下条件下同步≠N/fDATA）。DRDY继续输出，但DOUT保持在低位，直到新数据准备就绪。然后，如果应用的同步时钟的周期与输出数据速率的整数倍相匹配，则设备可以自由运行而无需重新同步。应用时钟的相位和输出数据速率（DRDY）不必匹配。图23显示了连续同步模式。
复位（复位引脚和复位命令）
广告S1282可以通过两种方式复位：将复位引脚调低或发送复位命令。使用复位引脚时，将其调低并保持至少2/fCLK以强制复位。ADS1282保持在复位状态，直到管脚松开。通过命令，重置在命令的SCLK的第八个上升沿之后的fCLK的下一个上升沿生效。注：为确保复位命令能正常工作，SPI接口可能需要复位；请参阅一节。
在reset中，寄存器被设置为默认值，转换在CLK的下一个上升沿上同步。新的转换数据可用，如图24和表11所示。
断电（PWDN引脚和备用命令）
有两种方法可以关闭ADS1282：将PWDN pin设为低位或发送备用命令。当PWDN引脚被拉低时，内部电路被禁用以最小化功率，寄存器设置的内容被重置。
在断电时，注意设备输出保持激活状态，设备输入不能浮动。当发送待机命令时，SPI端口和配置寄存器保持活动状态。图25和表12显示了时间。
通电顺序
ADS1282有三个电源：AVDD、AVSS和DVD。图26显示了ADS1282的通电顺序。电源可以按任何顺序排列。电源[AVDD–AVSS和DVDD的差]产生一个内部复位，其输出相加产生一个全局内部复位。在电源超过最小阈值后，在释放内部复位之前，计算216个fCLK周期。释放内部重置后，新的转换数据可用，如图26和表12所示。
DVD电源
DVD光碟电源在+1.65V到+3.6V的范围内工作。如果DVD光碟的工作电压低于2.25V，请将DVD光碟引脚连接到BYPAS引脚。如果DVD大于或等于2.25V，不要将DVD连接到BYPAS引脚（开路）。图27显示了这种连接。
串行接口
串行接口用于读取转换数据和访问配置寄存器。接口由三个基本信号组成：SCLK、DIN和DOUT。当数据准备好检索时，额外的输出DRDY在Read Data Continuous模式下转换为low。图28显示了使用多个转换器时的连接。
串行时钟（SCLK）
串行时钟（SCLK）是用于时钟数据输入（DIN）和输出（DOUT）ADS1282。这个输入是一个施密特触发器输入具有高度的抗噪性。然而，它是建议尽可能保持SCLK清洁防止可能的故障无意中转移数据。
数据在SCLK上升沿上移位为DIN，在SCLK下降沿上移位为DOUT。如果SCLK在64个DRDY周期内保持低位，则数据传输或正在执行的命令终止，SPI接口复位。下一个SCLK脉冲开始一个新的通信周期。此超时功能可用于在传输中断或SCLK意外故障时恢复接口。未激活时SCLK应保持低。
数据输入（DIN）
数据输入引脚（DIN）用于向ADS1282输入寄存器数据和命令。在连续读取数据模式下读取转换数据时保持低数据（发出停止读取数据连续命令时除外）。数据被转移到SCLK上升沿的转换器中。在Pin模式下，不使用DIN。
数据输出（DOUT）
数据输出引脚（DOUT）用于从ADS1282输出数据。数据在SCLK下降沿的DOUT上移位。在管脚模式下，仅从该管脚读取转换数据。
数据就绪（DRDY）
DRDY是一个输出；当它转换低时，这个转换表示新的转换数据已经准备好，如图29所示。当以连续模式读取数据时，在DRDY再次变低或数据被新的转换数据覆盖之前，必须在四个CLK周期内读取数据。当通过命令模式读取数据时，读取操作可以重叠下一个DRDY的出现，而不会损坏数据。
DRDY在SCLK的第一个下降沿高度重置。图29和图30分别显示了DRDY在有数据回读和无数据回读的情况下的功能。
如果未检索到数据（未提供SCLK），则在8000001h更新期间，DRDY脉冲高达四个fCLK周期，如图30所示。
数据格式
ADS1282提供32位二进制二进位补码格式的转换数据，如表13所示。数据的LSB是一个冗余符号位：正数为“0”，负数为“1”。但是，当输出剪裁为+FS时，LSB=1；当输出剪裁为-FS时，LSB=0。如果需要，数据回读可以在24位停止。
读取数据
ADS1282有两种读取转换数据的方法：连续读取数据和命令读取数据。
连续读取数据
在读取数据连续模式中，转换数据直接从设备移出，而无需发送读取命令。此模式是开机时的默认模式。此模式也由RDATAC命令启用。当DRDY变低时，指示新数据可用，数据的MSB出现在DOUT上，如图31所示。数据通常在SCLK的上升沿读取，在SCLK的第一个下降沿出现时，DRDY返回高位。在32位数据被移出后，进一步的SCLK转换导致DOUT变低。如果需要，可以在24位停止读取操作。数据移位操作必须在DRDY再次下降之前的四个CLK周期内完成，否则数据可能损坏。
读取数据连续模式是Pin模式的默认数据模式。发出停止读取数据连续命令时，DRDY输出被阻止，但ADS1282继续转换。在停止连续模式下，只能通过命令读取数据。
通过命令读取数据
读取数据连续模式被SDATAC命令。在此模式下，转换数据由命令读取。在读取的数据中命令模式，必须发送读取数据命令到设备进行每次数据转换（如图32）。当接收到读取数据命令（在第八个SCLK上升沿上）时，当DRDY变低（tDR）时，数据可供只读。当DRDY变低时，转换数据出现在DOUT上。数据可在SCLK的上升沿读取。
一次性操作
ADS1282的性能非常节能，使用备用命令的一次性转换在软件控制下。图33显示了这个顺序。首先，发出备用命令来设置待机模式。
准备进行测量时，发出唤醒命令。监视器DRDY；当它变低时，完全设置的转换数据准备就绪，可以在读取数据连续模式下直接读取。然后，发出另一个备用命令。准备好进行下一次测量时，重复从另一个唤醒命令开始循环。
偏移和满标度校准寄存器
转换数据可以在产生最终输出代码之前缩放偏移量和增益。如图34所示，数字滤波器的输出首先被偏移寄存器（OFC）减去，然后再乘以满标度寄存器（FSC）。公式9显示了比例：
偏移和满标度寄存器的值通过直接写入设置，或通过校准命令自动设置。
OFC[2:0]寄存器
偏移校准是一个24位字，由三个8位寄存器组成，如表18所示。偏移寄存器左对齐以与转换数据的32位对齐。偏移量为双倍补码格式，最大正值为7FFFFFh，最大负值为800000小时。该值从转换数据中减去。00000h的寄存器值没有偏移校正（默认值）。注意，虽然偏移校准寄存器值可以校正从–FS到+FS的偏移（如表16所示），但为了避免输入过载，模拟输入不能超过满标度范围。
FSC[2:0]寄存器
满标度校准是一个24位字，由三个8位寄存器组成，如表19所示。满标度校准值为24位，直偏移二进制，在代码400000h时标准化为1.0。表17总结了满标度寄存器的缩放比例。400000h（默认值）的寄存器值没有增益校正（增益=1）。注意，虽然增益校准寄存器值校正大于1的增益误差（增益校正<1），但不能超过模拟输入的满标度范围，以避免输入过载。
校准命令
可向ADS1282发送校准命令以校准转换数据。偏移和增益校准寄存器的值在内部写入以执行校准。在发送命令之前，必须对ADS1282输入应用适当的输入信号。使用较慢的数据速率以获得更一致的校准结果；这种效果是这些数据速率提供的较低噪声的副产品。此外，如果在通电时进行校准，请确保参考电压完全稳定。
图35显示了校准命令序列。在模拟输入电压（和参考电压）稳定后，发送停止数据连续命令，然后发送同步和读取数据连续命令。64个数据周期后，DRDY变低。当DRDY变低后，发送停止数据连续，然后是校准命令，然后是读取数据连续命令。16个数据之后周期、校准完成和转换数据可能在这个时候被阅读。同步输入必须在校准过程中保持高位。
OFSCAL命令
OFSCAL命令执行偏移校准。在发送偏移校准命令之前，必须将零输入信号应用于ADS1282，并允许输入稳定。发送命令时，ADS1282平均读取16个读数，然后将该值写入OFC寄存器。OFC寄存器的内容可以随后读取或写入。在偏移校准期间，绕过满标度校正。
甘卡尔命令
GANCAL命令执行增益校准。在发送GANCAL命令之前，必须应用在正或负满标度范围内但不超过正或负满标度的直流输入信号。信号稳定后，可以发送命令。ADS1282平均16个读数，然后计算补偿增益误差的值。收益然后将校正值写入FSC寄存器。随后可以读取或写入GANCAL寄存器的内容。注意，当增益校准命令修正大于1的增益误差时（增益校正<1），为避免输入过载模拟输入不能超过满标度范围。这个应在偏移后进行增益校准校准。
用户校准
可以在不使用校准命令的情况下执行ADS1282的系统校准。本程序要求校准值为外部计算，然后写入校准寄存器。此过程的步骤是：
1、设置OFSCAL[2:0]寄存器=0hGANCAL[2:0]=400000h。这些值设置偏移和增益寄存器分别为0和1。
2、对系统的输入应用零差分输入。等待系统稳定，然后平均n个输出读数。更多的平均读数结果更加一致校准。将平均值写入OFC登记。
3、施加差分正或负直流信号，或交流信号，小于系统。等待系统稳定下来，然后平均n个输出读数。
写入FSC寄存器的值是计算出来的通过方程10和方程11。
直流信号校准如等式10所示方程式11。预期输出代码基于31位输出数据。
对于交流信号校准，使用收集数据的均方根值（如等式12所示）。
命令
表20中列出的命令控制ADS1282的操作。命令操作只能在寄存器模式下进行。大多数命令都是独立的（即长度为1字节）；除了实际的数据字节外，寄存器读写还需要第二个命令字节。
命令之间和命令内字节之间需要24个fCLK周期的延迟，从一个命令的最后一个SCLK上升沿到下一个命令的第一个SCLK上升沿。此延迟如图36所示。
在读取数据连续模式下，ADS1282在应用SCLK时将转换数据放置在输出管脚上。由于DOUT上的转换数据和DOUT上的数据之间的潜在冲突是由寄存器或通过命令操作读取数据引起的，因此有必要发送停止读取数据寄存器前的连续指令或由指令读取的数据。STOP Read Data Continuous命令禁用DOUT管脚上转换数据的直接输出。
唤醒：从待机模式唤醒
说明：此命令用于退出待机模式。发送命令后，第一个数据准备就绪的时间如图25和表13所示。在正常操作期间发送此命令没有任何影响；例如，在保持低数据的情况下，通过读取数据连续方法读取数据。
待机：待机模式
说明：此命令将ADS1282置于待机模式。在待机状态下，设备进入低功耗状态，此时低静态电流将保持寄存器设置和SPI接口处于活动状态。要完全关闭设备，请将PWDN pin设置为低（未保存寄存器设置）。要退出待机模式，请发出唤醒命令。待机模式的操作如图37所示。
同步：同步A/D转换
说明：此命令用于同步A/D转换。收到命令后，正在进行的读取被取消，转换过程重新开始。要同步多个ADS1282，必须同时向所有设备发送该命令。请注意，此命令的同步pin必须为高。
重置：重置设备
说明：重置命令将寄存器重置为默认值，启用读取数据连续模式，并重新启动转换过程；重置命令的功能与重置管脚相同。复位命令计时见图24。
RDATAC：连续读取数据
说明：此命令启用读取数据连续模式（默认模式）。在这种模式下，可以直接从设备读取转换数据，而无需提供数据读取命令。每当DRDY下降时，新的数据可用于阅读。有关更多细节。
SDATAC：停止连续读取数据
说明：此命令停止读取数据连续模式。在发送寄存器和数据读取命令之前，需要退出读取数据连续模式。此命令禁止DRDY输出，但ADS1282继续转换。
RDATA：通过命令读取数据
说明：此命令读取转换数据。有关详细信息，请参阅按命令读取数据部分。
RREG：读取寄存器数据
说明：此命令用于读取单个或多个寄存器数据。该命令由一个两字节的操作码参数和寄存器数据的输出组成。操作码的第一个字节包括起始地址，第二个字节指定要读取的寄存器数量–1。
第一个命令字节：001r rrr，其中rrrrr是第一个寄存器的起始地址。
第二个命令字节：000n nnnn，其中nnnnn是要读取的寄存器数量–1。
从SCLK的第16个下降沿开始，寄存器数据出现在DOUT上。
RREG命令如图38所示。注意，每个字节事务之间需要24个fCLK周期的延迟。
WREG：写入寄存器
说明：此命令写入单个或多个寄存器数据。该命令由一个两字节的操作码参数和寄存器数据的输入组成。操作码的第一个字节包含起始地址，第二个字节指定要写入的寄存器数量–1。
第一个命令字节：001r rrr，其中rrrrr是第一个寄存器的起始地址。
第二个命令字节：000n nnnn，其中nnnnn是要写入的寄存器数量–1。
数据字节：一个或多个寄存器数据字节，取决于指定的寄存器数量。
图39显示了WREG命令。
注意，每个字节事务之间需要24个fCLK周期的延迟。
OFSCAL：偏移校准
说明：此命令执行偏移校准。发送此命令前，应将转换器的输入（或外部前置放大器的输入）调零并使其稳定。此操作后，偏移校准寄存器将更新。有关详细信息，请参阅校准命令部分。
GANCAL：增益校准
说明：此命令执行增益校准。转换器的输入应具有稳定的直流输入，最好接近（但不超过）正满标度。增益校准寄存器在此操作后更新。有关详细信息，请参阅校准命令部分。
寄存器映射
寄存器模式（PIN=0）允许对设备寄存器进行读写访问。总的来说，寄存器包含配置部件所需的所有信息，如数据速率、滤波器选择、校准等。寄存器由RREG和WREG命令访问。寄存器可以单独访问，也可以通过发送或接收连续字节作为寄存器块访问。
配置指南
复位或通电后，可使用以下步骤配置寄存器：
1、重置串行接口。在使用串行接口之前，可能需要恢复串行接口（未定义的I/O通电顺序可能导致错误的SCLK检测）。要重置SPI接口，请切换重置管脚，或者在读取数据连续模式下，将SCLK低电平保持64个DRDY周期。
2、配置寄存器。寄存器通过单独或作为一个组写入它们来配置。软件可以在任一模式下配置。必须在寄存器读/写操作之前发送STOPC命令，以取消读数据连续模式。
3、验证寄存器数据。寄存器可以被读回以验证设备通信。
4、设置数据模式。在寄存器配置之后，可以通过Read Data Continuous命令或使用STOPC命令在Read Data by register模式中配置设备以使其处于读数据连续模式。
5、同步读数。当同步度高时，ADS1282可以自由运行数据转换。要停止并重新启动转换，请先选择同步度低，然后选择同步度高。
6、读取数据。如果Read Data Continuous（读取数据连续）模式激活，则在DRDY通过应用SCLK脉冲下降后直接读取数据。如果读取数据连续模式不活动，则只能通过命令读取数据。必须在此模式下发送Read Data命令才能读取每个转换结果（请注意，DRDY仅在发送每个Read Data命令后才断言）。
应用程序信息
ADS1282是一个非常高分辨率的ADC。最佳的器件性能要求特别注意支持电路和印刷电路板（PCB）的设计。在远离转换器或前端组件的PCB区域中定位有噪声的数字组件，如微控制器、振荡器等。将数字元件放置在靠近电源入口点的位置，可使数字电流路径保持短距离，并与敏感的模拟元件分离。
为了保持良好的总谐波失真（THD）和达到最大信噪比（SNR），ADS1282的模拟输入必须采用差分驱动。此外，位于信号路径内的电容器应为低失真（陶瓷齿轮或等效物）。典型的检波器应用如图40所示。ADS1282输入由二极管夹或气体放电管保护，不受瞬态电压的影响。对于自检，低失真源是连接到输入2（AINP2和AINN2）。
如果使用开关dc/dc电源，检查电源频率分量ADS1282通带。电压纹波应为保持尽可能低。
图41显示了与一个FPGA（现场可编程门阵列）设备的数字连接。在本例中，显示两个ADS1282已连接。可以使用每个ADS1282的DRDY输出；但是，当设备同步时，仅一个设备的DRDY输出就足够了。设备之间的共享SCLK线路是可选的。
来自每个设备连接到FPGA。对于同步，同步控制线连接所有ADS1282设备。复位线还连接到所有ADS1282设备。
为了获得最佳性能，FPGA和ads282应该在同一个时钟上工作。避免在数字输入端响铃。47Ω电阻和数字记录道串联，通过控制阻抗有助于减少振铃。将电阻器放置在轨迹的源（驱动器）端。未使用的数字输入不应浮动；直接将它们绑定到DVD或GND。
PW（R-PDSO-G**）塑料小外形包装
显示14个销
