ADS8327点击型号即可查看芯片规格书
THS4031点击型号即可查看芯片规格书
OPA365点击型号即可查看芯片规格书
D11点击型号即可查看芯片规格书
特征
2.7-V至5.5-V模拟电源，低功率：–10.6兆瓦（500千赫，+VA=2.7V，+VBD=1.8V）；500 kHz采样率；优异的直流性能–典型值为±1.5 LSB，最大值为±2 LSB；-±0.6 LSB典型，±1 LSB最大DNL；–16位NMC温度过高；–2.7 V时最大偏移误差为±0.5 mV；-5 V时最大偏移误差为±1 mV；在fI=10 kHz时具有出色的交流性能；91分贝信噪比，100分贝SFDR，–96分贝THD；内置转换时钟（CCLK）×（+VA）I/O电源–SPI/DSP兼容串行1.65V至1.5V;SCLK高达50 MHz。
全面断电模式：深功率下降；关闭Nap电源；自动关机。
单极输入范围：0 V至VREF。
软件重置；全球转换（独立于CS）；可编程状态/极性EOC/INT；×4 QFN或16针TSSOP包装16针4；多芯片菊花链模式；可编程标签位输出；沟通自动/手动通道选择模式。
应用
传感器接口；医疗器械；磁强计；工业过程控制；数据采集系统；自动测试设备。
说明
ADS8327是一种低功耗、16位、500 kSPS模数转换器，具有单极输入。该装置包括一个基于16位电容的SAR a/D转换器和固有的采样和保持。
ADS8328基于相同的核心，包括一个2对1的输入多路复用器，带有标签位输出的可编程选项。ADS8327和ADS8328都提供高速、宽电压串行接口，并且在使用多个转换器时能够进行链式操作。
这些转换器可在16引线TSSOP或4x4 QFN封装中使用，并完全指定在工业-40°C至+85°C温度范围内运行。
请注意，关于德州仪器半导体产品的可用性、标准保证和在关键应用中的使用以及免责声明的重要通知出现在本数据表的末尾。
操作理论
ADS8327／28是一种高速、低功耗、逐次逼近寄存器（SAR）模数转换器（ADC），其使用外部基准。该体系结构基于电荷再分配，它固有地包括一个采样/保持功能。
ADS8327/28有一个内部时钟，用于运行转换，但也可以编程运行基于外部串行时钟SCLK的转换。
ADS8327有一个模拟输入。模拟输入提供给两个输入引脚：+IN和–IN。当转换开始时，这些引脚上的差分输入在内部电容器阵列上采样。在转换过程中，+in和–in输入都与任何内部功能断开。
ADS8328有两个输入端。两个输入共享相同的公共管脚COM。负输入与ADS8327的–IN引脚相同。ADS8328可编程为手动选择信道，也可编程为自动信道选择模式，在信道0和1之间自动扫描。
模拟输入
当转换器进入保持模式时，+IN和–IN输入之间的电压差被捕捉到内部电容器阵列上。输入端的电压限制在AGND–0.2v和AGND+0.2v之间，允许输入端拒绝与输入端相同的小信号。+IN输入的范围为-0.2 V至VREF+0.2 V。输入范围（+IN-（-IN））限制为0 V至VREF。
通过模拟输入的（峰值）输入电流取决于许多因素：采样率、输入电压和源阻抗。进入ADS8327/28的电流在采样期间为内部电容器阵列充电。该电容充满电后，不再有输入电流。模拟输入电压源必须能够在最小采集时间（238ns）内将输入电容（45pf）充电至16位稳定水平。当转换器进入保持模式时，输入阻抗大于1 GΩ。
必须注意绝对模拟输入电压。为保持转换器的线性，+IN和–IN输入和量程（+IN-（-IN））应在规定的范围内。在这些范围之外，转换器的线性度可能不符合规范。为了减少噪声，应使用低通滤波器的低带宽输入信号。应注意确保驱动+输入和-输入的源的输出阻抗匹配。如果没有观察到这一点，两个输入可能有不同的沉降时间。这可能导致偏移误差、增益误差和线性误差，这些误差随温度和输入电压而变化。
驱动放大器选择
转换器的模拟输入需要用低噪声的运算放大器驱动，如THS4031或OPA365。建议在输入管脚处安装RC滤波器，以低通滤除源噪声。建议使用两个20Ω的电阻器和一个470 pF的电容器。转换器的输入是0 V至VREF范围内的单极输入电压。驱动运算放大器的最小-3dB带宽可计算为：
当n等于16时，ADC的分辨率（对于ADS8327/28）。当tACQ＝238ns（最小捕获时间）时，驱动放大器的最小带宽为7.9mhz。如果应用程序增加了采集时间，则可以放宽带宽。建议使用德克萨斯仪器公司的OPA365、OPA827或THS4031。源极跟随器配置中用于驱动转换器的THS4031如典型输入驱动配置所示，图52。对于ADS8330，COM输入端应使用0Ω的串联电阻（或根本不使用电阻）。
双极到单极驱动器
在输入为双极性的系统中，THS4031可用于具有附加的对其+输入施加直流偏压，以使对ADS8327/28的输入保持在其额定工作电压范围内。当ADS8327/28用于需要良好信噪比和THD性能的信号处理应用时，也建议使用这种配置。直流偏置可以从REF3225或REF3240参考电压ic导出。图53所示的输入配置能够在10 kHz的输入频率下提供优于91 dB的信噪比和-96 dB的总谐波失真。如果使用带通滤波器对输入进行滤波，则应注意确保带通滤波器输入处的信号摆动较小，以使滤波器引入的失真最小。在这种情况下，可以增加图53所示电路的增益，以保持对ADS8327/28的输入大，以保持系统的信噪比高。注意，在这种配置中，从+input到THS4031的输出的系统增益是AC信号增益的函数。电阻分压器可用于缩放REF3225或REF3240的输出，以将直流输入处的电压降低至THS4031，以将转换器输入处的电压保持在其额定工作范围内。
参考
ADS8327/28可以在0.3V到4.2V的范围内与外部基准一起工作。为确保转换器的良好性能，需要在该引脚上提供干净、低噪声、良好的解耦基准电压。像REF3240这样的低噪声带隙基准可以用来驱动这个引脚。在转换器的REF+和REF-引脚之间需要一个10μF陶瓷去耦电容器。这些电容器应尽可能靠近装置的引脚。REF-应通过尽可能短的距离连接到模拟接地平面。
变频器运行
ADS8327/28有一个振荡器，用作控制转换率的内部时钟。这个时钟的频率最小为10.5兆赫。除非设备处于深度断电状态，或设备被编程为使用SCLK作为转换时钟（CCLK），否则振荡器始终打开。最小采集（采样）时间需要3个CCLKs（在12.6mhz时相当于238ns），转换时间需要18个转换时钟（CCLK）（约1500 ns）来完成一次转换。
如果需要的话，还可以根据外部串行时钟SCLK编程运行转换。这允许系统设计器实现系统同步。串行时钟SCLK在用作转换时钟（CCLK）之前，首先被降低到其频率的1/2。例如，对于21mhz的SCLK，它提供10.5mhz的时钟用于转换。如果当外部SCLK被编程为转换时钟（CCLK）的源时，需要在SCLK的特定上升沿开始转换（并且选择了手动开始转换），则应观察CONVST和该上升SCLK沿之间的设置时间。这可确保在18个CCLK（或36个SCLK）中完成转换。最小设置时间为20 ns，以确保CONVST和SCLK之间的同步。在许多情况下，转换可以在一个SCLK周期（或CCLK）后开始，从而导致19 CCLK（或37 SCLK）转换。一旦同步放松，就不需要20 ns的设置时间。
SCLK的占空比只要满足8ns的最小高低时间要求，就不是关键。由于ADS8327/28是为高速应用而设计的，必须提供更高的串行时钟（SCLK）才能通过串行接口维持高吞吐量，因此SCLK的时钟周期必须不超过1毫秒（用作转换时钟（CCLK））。最小时钟频率也由ADS8327/28内部的电容数字模拟（CDAC）电容器的寄生泄漏控制。
手动频道选择模式
转换周期开始于通过向命令寄存器（CMR）写入通道号来选择采集通道。这个周期时间可以短到4个串行时钟（SCLK）。
自动频道选择模式
如果启用自动频道选择模式，也可以自动完成频道选择。这是默认的频道选择模式。双通道转换器ADS8328有一个内置的2对1多路复用器。如果设备编程为自动通道选择模式，则以固定顺序采集来自通道0和通道1的信号。在下一个循环中，在配置了CFR_D11至1用于自动通道选择模式的命令循环之后，首先访问通道0。此自动访问在将CFR_D11设置为的命令循环之后停止循环“0”。
开始转换
采集结束或采样实例（EOS）与转换开始时相同。这是通过将CONVST引脚调低至少40 ns来启动的。在满足最低要求后，可将CONVST销调高。CONVST独立于FS/CS，因此可以在需要多个转换器同时采样/保持的应用中使用一个公共CONVST。ADS8327/28在CONVST信号的下降沿上从采样模式切换到保持模式。ADS8327/28需要18个转换时钟（CCLK）边缘才能完成转换。转换时间相当于1500ns，内部时钟为12mhz。两个连续CONVST信号之间的最小时间为21 CCLKs。
如果是这样编程的（CFR_D9=0），也可以在不使用CONVST的情况下启动转换。当转换器被配置为自动触发时，下一个转换在转换结束后自动启动三个转换时钟（CCLK）。这三个转换时钟（CCLK）用作采集时间。在这种情况下，完成一个采集和转换周期的时间是21 CCLKs。
（1）、自动通道选择应与自动触发器一起使用，也应与标签位一起启用。
状态输出EOC/INT
当状态管脚编程为EOC且极性设置为激活低时，管脚按以下方式工作：当编程为手动触发器时，CONVST变低后，EOC输出立即变低。在整个转换过程中，EOC保持在低位，转换结束时返回高位。如果对自动触发进行编程，则在EOC的前一上升沿之后，三个转换时钟（CCLK）的EOC输出变低。
此状态引脚可编程。它可以用作EOC输出（CFR.D[7:6]=1，1），其中低时间等于转换时间。这个状态引脚可以用作整数（CFR.D[7:6]=1，1,0），在转换结束时设置为低，在下一个读取周期时设置为高（清除）。此引脚的极性，用作任一功能（EOC或INT），可通过CFR_D7编程。
断电模式
ADS8327/28具有全面的内置断电功能。有三种关机模式：深度关机模式、Nap关机模式和自动Nap关机模式。通过设置相关的CFR位，可启用所有三种断电模式。前两种断电模式在启用时激活。唤醒命令1011b可以从断电模式恢复设备操作。自动关机模式的工作原理略有不同。当转换器在自动nap关机模式下启用时，转换结束实例（EOC）会将设备置于自动nap关机状态。采样开始将恢复转换器的操作。配置寄存器的内容不受任何断电模式的影响。当启动nap或深度断电时，任何正在进行的转换都将中止。
深功率下降模式
通过写入配置寄存器位CFR_D2，可以激活深度断电模式。当设备处于深度断电模式时，除接口外的所有块都处于断电状态。外部SCLK被阻塞到模拟块。模拟块不再有偏置电流，内部振荡器关闭。在此模式下，电源电流在100 ns内从5毫安降至6毫安。断电后的唤醒时间为1毫秒。当配置寄存器中的位D2设置为0时，设备处于深度断电状态。将此位设置为“1”或发送唤醒命令可以使转换器从深度断电状态恢复。
Nap模式
在nap模式下，ADS8327/28关闭比较器和中压缓冲器的偏置。在此模式下，电源电流在正常模式下从5毫安下降到配置周期后200 ns内的约0.3毫安。从nap关机模式唤醒（恢复）时间为3 CCLKs（238 ns，12.6兆赫转换时钟）。一旦控制寄存器中的CFR_D3位设置为“0”，无论转换状态如何，设备都将进入nap关机模式。将此位设置为“1”或发送唤醒命令可以使转换器从nap关机状态恢复。
自动捕捉模式
自动捕捉模式与捕捉模式几乎相同。唯一的区别是设备实际断电的时间和唤醒设备的方法。配置寄存器位D4仅用于启用/禁用自动nap模式。如果启用了自动捕捉模式，则设备在转换完成后关闭偏置，这意味着转换结束将激活自动捕捉关机模式。在正常模式下，电源电流从5毫安下降到200毫安左右。CONVST恢复设备并在3个CCLKs（238ns，12.6mhz转换时钟）中再次打开偏压。当配置寄存器的D4位设置为“1”时，也可以通过禁用自动nap模式唤醒设备。任何通道选择命令0XXXb、唤醒命令或设置默认模式命令1111b也可以从自动关闭nap电源唤醒设备。
注意
1、此唤醒命令是命令字中的字1011b。此命令将配置寄存器中的位D2和D3设置为1，而不是D4。但是，唤醒命令确实会将设备从这些关机状态中的任何一个状态（deep/nap/auto nap power down）中删除。
2、唤醒时间定义为主机处理器尝试唤醒转换器与转换启动之间的时间。
总采集+转换周期时间：
自动：= 21 CCLKs
手动：≥ 21 CCLKs
手动+深度断电：≥ 4SCLK + 100 ms + 3 CCLK + 18 CCLK +16 SCLK + 1 ms
手动+关闭nap电源：≥ 4 SCLK + 3 CCLK + 3 CCLK + 18 CCLK +16 SCLK
手动+自动关闭nap电源：≥ 4 SCLK + 3 CCLK + 3 CCLK + 18 CCLK +16 SCLK （使用唤醒恢复）
手动+自动nap≥1 CCLK + 3 CCLK + 3 CCLK + 18 CCLK +16 SCLK （使用CONVST恢复）
断电：
数字接口
串行时钟设计用于容纳SCLK频率高达50MHz的最新高速处理器。每个循环都是从FS/CS的下降沿开始的。EOC输出寄存器可用的内部数据寄存器内容显示在FS/CS下降沿的SDO输出管脚上。这是MSB。输出数据在具有td（SCLKF–delay）的SCLK的下降沿有效，以便主机处理器可以在下降沿读取它。串行数据输入也用SCLK的下降沿读取。斯多瓦利德）完整的串行I/O循环从FS/CS下降沿之后的SCLK第一个下降沿开始并结束16（见注）SCLK下降边缘。串行接口非常灵活。它与CPOL=0、CPHA=1或CPOL=1、CPHA=0一起工作。这意味着当SCLK较高时，FS/CS的下降沿可能下降。同样的松弛也适用于FS/CS的上升沿，其中SCLK可能高或低，只要最后一个SCLK下降沿发生在FS/CS的上升沿之前。
注意
在某些情况下，一个周期是4个SCLK或最多24个SCLK，具体取决于读取模式组合。
内部寄存器
内部寄存器由两部分组成，4位用于命令寄存器（CMR），12位用于配置数据寄存器（CFR）。
写入转换器
有两种不同类型的寄存器写入，一种是对CMR的4位写入，另一种是对CMR加CFR的16位完全写入。命令集列在表4中。一个简单的命令只需要4个SCLK，写入在SCLK的第4个下降沿生效。16位写入或读取至少需要16个SCLK（需要16个以上SCLK的异常请参见表7）。
配置转换器和默认模式
转换器可以使用命令1110b（写入CFR）或命令1111b（默认模式）进行配置。对CFR的写入需要4位命令，然后是12位数据。4位命令在SCLK的第四个下降沿生效。CFR写入在SCLK的第16个下降沿生效。
默认模式命令可以通过简单地将SDI绑定到+VBD来实现。一旦芯片被选中，SCLK至少会记录4个1s。CFR的默认值在SCLK的第四个下降沿加载到CFR中。
CFR默认值均为1s（除了CFR_D1，此位被ADS8327忽略，并且始终读取为0）。相同的默认值适用于通电复位（POR）和开关复位后的CFR。
读取配置寄存器
主机处理器可以通过发出命令1100b来读取在CFR中编程的值。该定时与读取转换结果类似，只是CONVST未使用，并且EOC/INT管脚上没有活动。读取的CFR值包含转换数据的前四个MSBs加上有效的12位CFR内容。
读取转换结果
转换结果可用于EOC处输出数据寄存器（ODR）的输入，并在CS或FS的下一个下降沿处呈现给输出寄存器的输出。然后，主机处理器可以随时通过SDO引脚将数据移出，除了在安静区域。这是取样结束（EOS）前20 ns和后20 ns。采样结束（EOS）定义为使用手动触发器时CONVST的下降沿，如果使用自动触发器，则定义为EOC之后的第三转换时钟（CCLK）的结束。
FS/CS的下降沿不应放置在转换结束时的精确时刻（至少一个转换时钟（CCLK）延迟）（默认情况下，当EOC变高时），否则数据损坏。如果FS/CS放在转换结束之前，则读取先前的转换结果。如果在转换结束后放置FS/CS，则读取当前转换结果。
转换结果是16位数据，采用直接二进制格式，如表5所示。通常需要16个SCLK，但需要16个以上SCLK的情况除外（见表7）。串行输出（SDO）的数据输出首先是左调整的MSB。尾随位先用标记位（如果启用）加上所有零填充。在FS/CS再次升高之前，SDO保持低位。
当FS/CS较低时，SDO处于活动状态。FS/CS 3的上升沿表示SDO输出。
注意
当SDO不在3状态时（当FS/CS低且SCLK正在运行时），转换结果的一部分在SDO管脚处输出。位数取决于提供了多少SCLK。例如，手动选择通道命令周期需要4个SCLK，因此SDO输出4个转换结果的MSBs。例外情况是SDO在任何复位（POR或软件复位）后立即输出循环中的所有1s。
如果使用SCLK作为转换时钟（CCLK），并且使用连续SCLK，则在采样时间（6 SCLK）期间，由于静默区要求，不可能将所有16个SDO位都打卡。在这种情况下，最好在转换期间读取转换结果（36个SCLK或48个SCLK处于自动休眠模式）。
ADS8328包括一个特性TAG，它可以用作一个TAG来指示哪个信道是转换结果的来源。在从SDO读取LSB之后添加一个地址位，指示如果启用了标记模式，结果来自哪个通道。通道0的地址位为0，通道1的地址位为1。转换器需要的sclk超过4位命令所需的16个，加上12位CFR或16个数据位（因为附加了标记位）。
链式
ADS8327/28可以作为单个转换器或在具有多个转换器的系统中工作。当使用多个转换器时，系统设计者可以利用简单的高速SPI兼容串行接口，将它们串联在一个链中。CFR中的一个位用于将EOC/INT状态pin重新配置为次级串行数据输入，即链数据输入（CDI），用于上游转换器的转换结果。这是链式操作。三个转换器的典型连接如图59所示。
在链式模式下使用多个转换器时，第一个转换器配置为常规模式，而下游的其余转换器配置为链式模式。当转换器被配置为链式模式时，CDI输入数据直接进入输出寄存器，因此串行输入数据通过转换器时具有16 SCLK（如果标签功能被禁用）或24 SCLK延迟，只要CS处于活动状态。具体时间见图60。在此定时中，每个转换器中的转换是同时进行的。
当转换器在链式模式下工作时，必须小心处理多个CS信号。在整个数据传输过程中，不同的芯片选择信号必须为低信号（在本例中，三个转换器为48位）。下降芯片选择后的第一个16位字始终是来自接收芯片选择信号的芯片的数据。
情况1：如果没有切换芯片选择（CS保持低），则接下来的16位是来自上游转换器的数据，以此类推。如图60所示。如果链中没有上游转换器，如示例中的转换器1，则来自转换器的相同数据将重复显示。
情况2：如图61所示，如果在链模式数据传输周期中切换芯片选择，则在所有三个离散16位周期中，重复读取来自转换器的相同数据。这不是一个理想的结果。
图62显示了一个稍微不同的场景，其中CONVST不被第二个转换器共享。转换器1和转换器3具有相同的CONVST信号。在这种情况下，converter#2仅向下游传递先前的转换数据。
串行读取周期所需的SCLK数量取决于不同读取模式、标记位、链模式和信道选择方式（即自动信道选择）的组合。这在表7中列出。
通过在链模式中配置的转换器，转换器之间的SCLK偏移和数据路径延迟会影响SCLK的最大频率。延迟也会受到电源电压和负载的影响。当设备配置为链模式时，可能需要降低SCLK的速度。
重置
该转换器有两种复位机制，一种是上电复位（POR），另一种是使用CFR D0的软件复位。这两种机制在内部并不成立。当发出复位（软件或POR）时，所有寄存器数据被设置为默认值（所有1s），SDO输出（在复位后的周期内）被设置为所有1s。状态机被重置为通电状态。
当设备通电时，当AVDD达到1.5v时，POR将设备设置为默认模式。当设备断电时，POR电路要求AVDD保持在125mv以下至少350ms的持续时间，以确保内部电容器的正确放电，并在再次通电时纠正设备的行为。如果AVDD降至400 mV以下，但仍高于125 mV，则内部POR电容器不会完全放电，设备需要软件重置，以便在AVDD恢复后正确执行（如图65中未定义的区域所示）。
典型连接
零件变更通知#20071101000
ADS8327和ADS8328器件在德州仪器部分更换下经历了硅的更换通知（PCN）编号20071101000。有关此部件更改的详细信息，可以从德州仪器的产品信息中心获得，也可以联系您当地的销售/分销办事处。本PCN涵盖日期代码为82xx及以上的设备。
