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目录
| 1.特点与优势 |
| 2.引脚及功能 |
| 3.内部结构框图 |
| 6.编程 |
AD9854数字合成器是高集成度的器件，它采用先进的DDS技术，片内整合了两路高速、高性能正交D/A转换器通过数字化编程可以输出I、Q两路合成信号。在高稳定度时钟的驱动下，AD9854将产生一高稳定的频率、相位、幅度可编程的正弦和余弦信号，作为本振用于通信，雷达等方面。AD9854的DDS核具有48位的频率分辨率(在300M系统时钟下，频率分辨率可达1uHZ)。输出17位相位截断保证了良好的无杂散动态范围指标。AD9854允许输出的信号频率高达150MHZ，而数字调制输出频率可达100MHZ。通过内部高速比较器正弦波转换为方波输出，可用作方便的时钟发生器。
300 MHz内部时钟速率;
FSK、BPSK、PSK、线性调频、AM操作;
两个集成式12位数模转换器(DAC);
超高速比较器，均方根抖动：3 ps;
出色的动态性能：80 dB SFDR (100 MHz ± 1 MHz AOUT);
4×至20×可编程基准时钟乘法器;
两个48位可编程频率寄存器;
两个14位可编程相位偏移寄存器;
12位可编程振幅调制和开关输出形键控功能;
单引脚FSK和BPSK数据接口;
通过输入/输出接口提供PSK功能;
线性或非线性FM线性调频功能，具有单引脚频率保持功能。
图1 AD9854引脚排列图
引脚描述：
图2 AD9854内部结构框图
AD9854采用3.3V单电源供电，允许电源误差为+5%，最大功耗4.06W。由于整体功耗很大，器件内部控制寄存器设置了可以关断比较器、QDAC、数字部分、PLL、反辛格滤波器等模块的关断位，用户可以将未使用的模块关闭，需要时再打开，减小芯片功耗和发热。AD9854的控制接口采用节省I/O口的2线或3线SPI协议串行接口和100MHz高速并行接口。AD9854片上重要模块介绍如下：
AD9854中的新型高速DDS核提供了48位频率分辨率，在系统时钟300MHz的情况下仍能够精确到1，保持17位即可确保该芯片具有优秀的无杂散动态范围(SFDR)，100MHz()输出下SFDR达到80dB。
根据奈奎斯特采样定理，在300MHz系统时钟下，AD9854理论上最高可以输出150MHz的信号，在实际应用中，输出信号达到150MHz时，信号质量很差，幅度衰减非常大，实际可用最高频率大概在130MHz左右。AD9854的输出信号数字调谐频率可以达到每秒1亿次。
AD9854内部有两路DAC——IDAC和QDAC。两路DAC的满量程输出幅度由第56引脚的电阻——中电流决定，最大不超过20mA，当设置满量程电流在20mA时可获得最佳SFDR性能的电流由下式决定：
式中，为输出满量程电流。在输出高频信号时，总谐波失真变得明显，双路DAC的满量程电流更应合理设置以获得最佳SFDR。两路DAC都可以由程序设定是否经过反辛格滤波器。
IDAC内部固定于正弦表连接，QDAC可配置为与内部余弦表连接或独立出来，作为一个单独的高速电流DAC使用，此时QDAC的输出幅度由用户写入的12位二进制补码决定。当QDAC不用时可以关断以降低功耗。
DDS是靠高速DAC将模拟正弦信号量化输出的过程，输出信号是由一个一个小台阶构成的。这时信号的频谱为sinc包络，由于DAC的零阶保持效应，输出信号的频谱为sinc包络与脉冲流经过付里叶变换的乘积，所以输出频谱会有遵从sine响应的固有的畸变。反辛格滤波器的频谱响应为反sinc包络，数据经过该滤波器就可以校正sinc包络形的畸变。反辛格滤波器使得宽带信号在低频和高频使得幅度变化不会太大，如QPSK信号。反辛格滤波器能起到稳定幅度的作用，但功耗很大，在300MHz频率下达到400mA以上，且会带来插入损耗。
AD9854的参考时钟为300MHz，在最大时钟频率下页能够精确到1。但是这是基于所提供的时钟源为高精度时钟源，如何提供这一高精度、高频参时钟是一个不得不解决的问题。
有厂商生产这样的振荡器，但性价比太低，一个300MHz的高精度振荡器不比AD9854便宜。而且300MHz的振荡信号还很容易耦合到其他电路中，干扰有用信号。为此，AD9854内设了一个4-20倍可编程时钟倍频器，用户可以外接一个高精度、低频的时钟源，然后经内部倍频后再共给DDS核使用。需要指出的是，AD9854提供两种时钟输入方式——单端输入和双端输入。建议用户将单端时钟经用变压器或时钟芯片(如MC100LVEL16)把单端时钟转换为差分信号再输入到DDS芯片，这样能获得更好的性能。
AD9854在内部还集成了调幅模块，可以通过程序设定DAC输出最大幅度。可以通过高速控制器，如FPGA、DSP对信号进行调幅操作，同时可以用此功能软件稳幅。
AD9854的片上比较器具有300MHz切换速率、3ps均方根抖动，输出可以用作其他电路的高精度时钟源。
这种更新时钟功能占用一个I/O引脚(20脚)和一个32位可编程减计数器。为使I/O寄存器的编程对DDS操作有效必须在20脚送外部时钟信号(由低电平到高电平变化 )或使能内部的32位更新时钟。
当用户选择外部更新时钟，它的内部系统时钟会防止局部的寄存器的编程变化影响数据的建立和有效时间。这种模式可以让用户实现对编程信息使能的控制。系统默认更新时钟是内部更新，为了切换为外部更新用户必须将更新时钟位设置为逻辑高电平。内部更新模式时钟自动产生，更新脉冲的时间由用户来设置。
内部更新时钟的建立通过用户对32位更新时钟寄存器和时钟更新位的逻辑电平来设置。更新时钟减计数器的操作是在系统时钟的一半速率下进行的(最大为150MHZ)，并且它是从32位二进制值开始减计数的。当计数值为0时，会在IO更新脚自动产生一个输出，更新功能实现。在20脚的内部和外部的更新时钟，允许用户通过设置更新时钟速率来同步编程信息。更新脉冲的输出时间为
(N + 1) × (System Clock Period × 2)
其中，N是用户编程设置的32位有效值。N的范围是从1到(232 − 1)的值。内部更新时钟输出的脉冲会在20脚固定的持续8个时钟周期的高电平时间。
对更新时钟寄存器的值设置为小于5个时钟周期会让IO更新脚持续输出高电平，时钟更新功能仍然有效，但是用户不能利用该信号来指示数据的传输。这是IO更新时钟输出时的最低高电平持续时间。
这一特征允许用户对I和Q通道输出的信号进行时间——幅度设置。这一功能在数据的突变传输中用来减小对频谱的限制，改善数据的传输。用户必须在控制寄存器中将OSKEN位置逻辑高电平来使能数字乘法器。否则如果OSK EN位为低电平，I和Q 通道的输出为满幅的信号，数字乘法器的控制将被旁路掉。除了设置OSK EN 位以外，第二功能位，OSK INT必须设置为高电平。逻辑高电平将选中内部的线性斜率增减控制功能。OSK INT设置为低电平控制开关将由原来的数字乘法器切换到12位可编程幅度寄存器，输出的幅度在任何模式下都可以动态的变化。最大输出幅度是由RSET 电阻和OSK INT使能不可编程时决定的。
图3 通断整形键控
输出从零幅到满幅的传输时间由用户通过编程设置。传输时间由两个固定成员和一个变量成员决定。变量是一个8位斜率计数器。这是一个减计数器，它的最大时钟是系统的最大时钟(300MHZ)，在计数值为零时，输出一个脉冲。在脉冲的有效期间，将会发送一个12位计数值，它连接到一个12位数字乘法器。当数字乘法器的输入值是0时，输入信号与0相乘，产生一个零幅信号。当数字乘法器的输入值是1时，输入信号与4095/4096相乘，产生一个接近满幅的信号。还有4094个分段的乘数，输出的幅度由二进制数值决定。
如果减计数值小于3，则斜率计数器无效，因此数字乘法器输出一个固定幅度的信号。这个停止条件可被用户利用，来产生OOK信号。
最后，当OSK INT位设置为高电平时，改变30脚的逻辑电平，实现整形键控，通过变成可自动完成线性功能。30脚的逻辑高电平会有一个到满幅的线性输出并且一直保持直到逻辑电平变为低，输出会斜降至零幅。
正弦和余弦输出分别由I和Q 通道输出。它们的最大输出值由56脚的电阻决定，最大输出电流为20毫安。但是一般都设置为10毫安输出，这样可以有较好的无杂散动态比。设置输出电阻为
RSET=39.93/ IOUT
模数输出的最大电压范围是-0.5V到+1.0V。电压超出这个范围会使波形失真，甚至损坏器件。
12位的Q通道输出可重新配置为控制和辅助的模数输出。模数控制输出可给外部电路提供直流控制电平，也可输出交流信号以及控制比较器输出方波的占空比。当控制寄存器(并行地址为：1FH)中的SRC Q DAC位设置为逻辑高电平时，Q通道的模数输入由内部的12位数据切换到外部输入，输入的是用户设定的两个12位比较数据。数据以最大100MHZ的速率通过并行或串行接口送入寄存器。此模数转换的时钟是系统时钟，每秒最多比较300M次，并且它和I通道具有相同的电流输出能力。
由正弦查询表输出的数据将直接输入到逆sinc函数( Inverse SINC Function) 滤波器。AD9854 具有两个逆sinc 函数滤波器,能够对信号进行sin ( x ) / x校正,补偿DAC 输出频谱中固有的sin ( x ) / x 滚降(roll2off) 效应,这种校正能够保证宽带信号如QPSK(四相制移相键控信号) ，在从DAC 输出时,幅度不会随着频率变化而产生突变。由逆sinc 函数滤波器输出的信号将会乘上1 个衰减因子，然后再送入到D/ A 的转换器。通过配置I、Q支路AM 调整寄存器,用户可以设置这个衰减因子的大小，该寄存器为12Bit ,衰减因子的数值范围是0～4095/ 4 096 。例如,当AM 调整寄存器设置为200 时,衰减因子则为:200/ 4 096 。此外，当开/ 关成形键控管脚被设置为1 时,AM 调整寄存器还可设定信号幅度由0 到峰值的转换时间。在数据突变传输情况下,该功能会有效缓解频谱冲击和数据突变给信号生成带来的不利影响。数字信号经过生成、查表、滤波、衰减,最终送入到D/ A 转换器。
基准时钟乘法器是一个允许用户编程的，内置基于锁相环(PLL)的可编程参考时钟倍乘器，倍乘范围为4倍到20倍。使用该功能允许用户仅仅输入15MHZ的参考时钟产生300MHZ的内部系统时钟。
AD9854的参考时钟功能能允许从外部时钟源输入的直接时钟。AD9854的系统时钟可以是参考时钟倍频器的输出(如果被允许的前提下)，也可以是参考时钟输入，REFCLK可以是single-ended或differented输入，由引脚64 DIFF CLK ENABLE的设置确定，分别是低或高电平控制。
图4 反辛格滤波器效果图
倍频范围位决定通过倍频之后的时钟范围。当倍频位设定为高电平操作时钟从200MHZ到300MHZ(内部系统时钟速率)。当倍频位设定为低电平操作时钟为200M以下。倍频范围位改变锁相环的参数来改善频率范围内的最佳相位噪声。
该引脚提供连接到PLL环路滤波器的外部0补偿网络。0补偿网络由1.3KΩ的电阻和0.01uF的电容串联组成。网络的另一端应该尽可能近地连接到引脚60，AVDD。为了达到最佳的噪声效果，始终倍频器应该被分路，通过在控制寄存器IE地址中设置旁路倍频位。
这是一个可编程PLL-based参考时钟倍频器，其允许用户从4倍到20倍间选择整数倍的时钟。使用该功能允许用户仅仅输入15MHZ的参考时钟产生300MHZ的内部系统时钟。
AD9854的参考时钟功能能允许从外部时钟源输入的直接时钟。AD9854的系统时钟可以是参考时钟倍频器的输出(如果被允许的前提下)，也可以是参考时钟输入，REFCLK可以是single-ended或differented输入，由引脚64 DIFF CLK ENABLE的设置确定。分别是低或高电平控制。
对于信号单端输入方式， REFCLKB管脚接电源或地;对于差分输入方式，输入端信号可以是方波或正弦波，直流电平大约为1.6V，峰峰值大于0.4V。
高速比较器——最优化的最高速速度大于300MHZ的反复速率，低抖动，灵敏的输入，built-in滞后，输出最小为1皮法的电平，连接到50欧姆的负载或CMOS逻辑电平，连接到高阻抗负载。比较起能从节电模式到受保护电压之间分离。比较器使用于“时钟发生器”的应用，把DDS产生的滤波后的正弦波形变成方波。
AD9854的各寄存器列出在下表，包含各各功能的片内编程信息。很多应用要求很小的编程规模去装配AD9854，就可以使用了，实现功能了。但有一些要求用户使用所有的12个寄存器入口地址。AD9854支持8位并行I/O操作或一位SPI-compaTIble串行I/O操作。所有入口寄存器能读和写，在每个I/O操作模式下。S/P选择，引脚70，用于I/O模式选择。若系统使用并行I/O模式，必须连接S/P选择引脚到VDD。若系统操作在串行模式，必须连接S/P选择引脚到GND。
(1)不使用模式，I/O口数据写入缓冲寄存器，不影响该部分操作直到缓冲寄存器传输数据到寄存器数据库。信息传输同时产生在系统时钟，两种产生方式：
1)内部控制在某一由用户编程产生的速率
2)由用户外部控制，I/O操作能在没有REFCLK情况下进行，但数据从缓冲期传输到存储器，没有REFCLK是不行的。能从该文献更新时钟章节中了解到更多的详细信息。复位管理——逻辑高电平有效，必须保证电平不小于10个系统时钟周期的持续时间。复位主要引起通信总线的初始化并载入默认值到内部或外部的时钟更新段。
(2)并行输入输出操作
在S/P选择引脚被拉为高电平时，并行输入输出模式被激活。这种输入输出口与标准工业DSPs 和microcontrollers相兼容。6个地址位，8个双向数据位，和分离的写/读控制输入来补足这输入输出口引脚。
并行输入输出操作模式允许到1/10.5纳秒对每个寄存器进行单字节操作。对寄存的回读操作主要用来优化对AD9854的设计 (读寄存器不能保证100 MHz的操作速度，这一点他们为只是软件调试准备的)。
并行输入输出操作时序图如图5和图6所示。
图5 并行操作读时序图
图6 并行操作写时序图
以上就是AD9854的特点、引脚功能及使用的介绍了。AD9854与AD9852单信号音频率合成器之间具有引脚兼容性，可在 −40°C 至 +85°C 的扩展工业温度范围内工作。目前AD9854可在捷变正交 LO频率合成、可编程时钟发生器、雷达和扫描系统的FM线性调频源、测试与测量设备等领域中使用。
