目录
| 1.总体方案设计 |
| 3.软件设计 |
| 4.仿真实验 |
| 结论 |
随着半导体微电子技术的迅猛发展，如何实现高精度的运动装置角度和位移测量，一直是系统或设备设计中需要解决的关键技术之一。如今，各种新型器件不断涌现，其中线阵CCD(
Charge Coupled Devices)
电荷耦合器件因其所具有的高精度、无接触、高可靠性等优点，应用越来越广泛。本文介绍了采用MAXⅡ器件的EPM240T100C5N
为控制，以TCD1500C为例，设计了基CPLD的线阵CCD驱动电路，完成了硬件电路的原理图的设计，并实现了软件调试。
线阵CCD一般不能直接在测量装置中使用，因此CCD驱动信号的产生及输出信号的处理是设计高精度、高可靠性和高性价比线阵CCD驱动模块的关键。传统驱动CCD的设计方法使CCD的工作频率较慢，信号输出噪声增大，不利于提高信噪比，不能应用于要求快速测量的场合。而用可编程逻辑器件CPLD进行驱动，则可提高脉冲信号相位关系的精度，以及提供给CCD驱动脉冲信号的频率，而且调试容易、灵活性高。目前，在工业技术中，多采用基于CPLD的驱动电路实现线阵CCD的驱动。系统框图如图1所示。
图1 CCD驱动电路
以CPLD( Complex Programmable Logic Device) 器件为，设计线阵CCD的驱动电路。然后在其基础上扩展，选择其他元器件，设计出与其相配套的电路部分，经调试后组成硬件系统。CPLD的电路由5 部分组成，有源晶振向EPM240T100C5N 的U1A 的IO/GCLK0口输入时钟脉冲CLK0，提供了CPLD工作的时钟脉冲，因为时序逻辑的需要。U1C从JTAG端口中程序，U1B的52、54、56、58口输出脉冲信号。U1D管脚接3. 3V 电压，U1E管脚接地。电路原理如图2 所示。
图2 CPLD电路原理图
为得到CPLD所需的电压，外接电源需要经过DC/DC模块进行转换。为进一步减少输出纹波，可在输入输出端连接一个LC滤波网络，电路原理如图3所示。
图3 DC/DC模块电路原理图
由DC/DC模块转换的直流电压，经过一个R11电阻和一个发光二极管接地，发光二极管指示灯，然后从AMS芯片的Vin端输入，进入到芯片的内部，经过一系列的计算，从Vout输出3.3V电压，GND端端口接地。为消除交流电的纹波，电路采用电容滤波，分别用0.1μF的极性电容和10μF的非极性电容组成一个电容滤波网络。电路原理如图4所示。
图4 稳压模块电路原理
CCD电路采用TCD1500C，它是一个高灵敏度、低暗流、5340像元的线阵图像传感器。其像敏单元大小是7μm×7μm×7μm,相邻像元中心距7μm，像元总长37.38mm。该传感器可用于传真、图像扫描和OCR.TCD1500C的测量精度和分辨率都很高，并且只需4路驱动信号：SH、φ、RS、SP。电路原理如图5所示。
图5 CCD模块电路原理图
由于CPLD输出的驱动脉冲电压为3.3V，而CCD工作所需的驱动脉冲为5V，所以需要在CPLD和CCD之间加入一个电平转换电路。电路原理如图6所示。
图6 电平转换的电路原理图
系统软件采用Verilog HDL 硬件描述语言，按照模块化的思路设计，将要完成的任务分成为多个模块，每个模块由一个或多个子函数完成。这样能使设计思路清晰、移植性强，在调试软件时容易发现和改正错误，降低了软件调试的难度。程序中尽量减少子函数之间的相互嵌套调用，这样可以减少任务之间的等待时间，提高系统处理任务的能力。主程序如图7所示。
图7 主程序流程图
SH是一个光积分信号，SH信号的相邻两个脉冲之间的时间间隔代表了积分时间的长短。光积分时间为5416个RS周期，对系统时钟进行光积分的分频，实现了SH信号脉冲。在光积分阶段，SH为低电平，它使存储栅和模拟移位寄存器隔离，不会发生电荷转移。时钟脉冲φ为典型值0.5MHz时，占空比为50%，占空比是指高电平在一个周期内所占的时间比率。它是SH信号和占空比为50%的一个0.5MHz的脉冲信号叠加，所以0.5MHz的信号和SH信号通过一个或门，就可以实现φ信号;输出复位脉冲RS为1MHz，占空比1∶3.此外，RS信号和SH、φ信号有一定的相位关系，通过一个移位寄存器移相，来实现RS脉冲信号。
系统时钟周期部分设置为1ns,正常工作时复位信号RS为高电平，然后对RS、φ、SH信号进行仿真，结果如图8所示。
图8 QuartusⅡ仿真效果图
以上就是基于CPLD的线阵CCD驱动电路设计介绍了。本设计主要是以CPLD为驱动中心，减少了以往驱动电路的电路体积大、设计复杂、调试困难等缺点，增加了系统的稳定性、可靠性，集成度高且抗干扰能力强。通过对硬件和软件大量的模拟实验表明，文中所设计的线阵CCD驱动脉冲信号能够满足CCD工作所需的基本功能，达到了设计要求。
